ALTERA Siklon VE FPGA Development Board

Émbaran produk

spésifikasi

• Modél FPGA: Siklon VE FPGA (5CEFA7F31I7N)
• Paket FPGA: 896-pin FineLine BGA (FBGA)
• Controller: Konfigurasi paralel pasip gancang gancang (FPP).
• Modél CPLD: MAX II CPLD (EPM240M100I5N)
• Paket CPLD: 100-pin FBGA
• generator jam Programmable pikeun input jam rujukan FPGA
• 50-MHz osilator tunggal tungtung pikeun input jam FPGA sareng MAX V CPLD
• 100-MHz single-réngsé osilator pikeun input jam konfigurasi MAX V CPLD
• Input SMA (LVDS)
• Mémori:
  • Dua alat 256-Mbyte (MB) DDR3 SDRAM kalayan beus data 16-bit
  • Hiji 18-Mbit (Mb) SSRAM
  • Hiji lampu kilat sinkron 512-Mb
  • Hiji 512-MB LPDDR2 SDRAM kalawan 32-bit data beus (ngan 16-bit data beus dipaké dina dewan ieu)
  • Hiji 64-Kb I2C séri PROM (EEPROM) anu tiasa dipupus sacara listrik
• Mékanis: Papan ukuran 6.5 x 4.5

Parentah Pamakéan Produk

Bab 1: Lekasanview

Katerangan Umum

Siklon VE FPGA Development Board dirancang pikeun nyadiakeun kamampuhan design canggih jeung fitur kayaning reconfiguration parsial. Éta nawiskeun operasi anu langkung gancang, konsumsi kakuatan anu langkung handap, sareng waktos langkung gancang ka pasar dibandingkeun kulawarga FPGA sateuacana.

Tumbu mangpaat

Kanggo inpo nu langkung lengkep ihwal jejer ieu, tingal dokumén masing-masing:

• Kulawarga alat Siklon V: Siklon V Alat Buku Panduan
• Spésifikasi HSMC: High Speed ​​Mezzanine Card (HSMC) spésifikasi

Bab 2: Komponén dewan

Blok komponén dewan

Papan pamekaran ngagaduhan blok komponén utama ieu:

• Hiji Siklon VE FPGA (5CEFA7F31I7N) dina 896-pin FineLine BGA (FBGA)
• Controller: Konfigurasi paralel pasip gancang (FPP).
• MAX II CPLD (EPM240M100I5N) dina pakét FBGA 100-pin
• generator jam Programmable pikeun input jam rujukan FPGA
• 50-MHz osilator tunggal tungtung pikeun input jam FPGA sareng MAX V CPLD
• 100-MHz single-réngsé osilator pikeun input jam konfigurasi MAX V CPLD
• Input SMA (LVDS)
• Mémori:
  • Dua alat 256-Mbyte (MB) DDR3 SDRAM kalayan beus data 16-bit
  • Hiji 18-Mbit (Mb) SSRAM
  • Hiji lampu kilat sinkron 512-Mb
  • Hiji 512-MB LPDDR2 SDRAM kalawan 32-bit data beus (ngan 16-bit data beus dipaké dina dewan ieu)
  • Hiji 64-Kb I2C séri PROM (EEPROM) anu tiasa dipupus sacara listrik

Mékanis

Papan pamekaran ngagaduhan ukuran 6.5 x 4.5 inci.

Bab 3: Rujukan komponén dewan

Bagian ieu nyadiakeun inpo wincik tentang unggal komponén dewan jeung pungsionalitasna. Mangga tingal Buku Panduan Rujukan Papan Pangembangan FPGA Siklon VE kanggo inpormasi anu langkung lengkep.

FAQs

Q: Dimana kuring bisa manggihan HSMCs panganyarna sadia?

A: Pikeun ningali daptar HSMC panganyarna sadia atawa pikeun ngundeur salinan spésifikasi HSMC, tingal kaca Development Board Daughtercards tina Altera. websitus.

Q: Naon anu advantages tina Siklon VE FPGA Development Board?

A: Siklon VE FPGA Development Board nawarkeun kamajuan desain jeung inovasi, kayaning reconfiguration parsial, nu mastikeun operasi gancang, konsumsi kakuatan handap, sarta waktu gancang ka pasar dibandingkeun kulawarga FPGA saméméhna.

Q: Dimana abdi tiasa mendakan langkung seueur inpormasi ngeunaan kulawarga alat Siklon V?

A: Kanggo inpo nu langkung lengkep ihwal kulawarga alat Siklon V, tingal Buku Panduan Alat Siklon V.

Q: Naon ukuran dewan pamekaran?

A: The dewan ngembangkeun boga ukuran 6.5 x 4.5 inci.

101 Drive Inovasi
San Jose, CA 95134
www.altera.com
MNL-01075-1.4

© 2017 Altera Corporation. Sadaya hak disimpen. ALTERA, ARRIA, CYCLONE, HARDCOPY, MAX, MEGACORE, NIOS, QUARTUS jeung STRATIX kecap jeung logos mangrupakeun mérek dagang ti Altera Corporation tur didaptarkeun di AS Patén jeung Trademark Kantor sarta di nagara séjén. Sadaya kecap sareng logo sanés anu diidentifikasi minangka mérek dagang atanapi merek jasa mangrupikeun hak milik masing-masing anu dijelaskeun dina www.altera.com/common/legal.html. Altera ngajamin kinerja produk semikonduktor na kana spésifikasi ayeuna luyu jeung jaminan baku Altera urang, tapi boga hak pikeun ngarobah sagala produk jeung jasa iraha wae tanpa aya bewara. Altera henteu nanggung tanggung jawab atanapi tanggung jawab anu timbul tina aplikasi atanapi pamakean inpormasi, produk, atanapi jasa anu dijelaskeun di dieu iwal sakumaha anu dinyatakeun sacara tinulis ku Altera. Konsumén Altera disarankan pikeun ménta versi panganyarna tina spésifikasi alat sateuacan ngandelkeun inpormasi anu diterbitkeun sareng sateuacan nempatkeun pesenan produk atanapi jasa.
Agustus 2017 Altera Corporation Siklon VE FPGA Development Board
Manual Rujukan

Dokumén ieu ngajelaskeun fitur hardware papan pamekaran Cyclone® VE FPGA, kalebet inpormasi pin-out sareng rujukan komponén anu dipikabutuh pikeun nyiptakeun desain FPGA khusus anu ngahubungkeun sareng sadaya komponén dewan.

Leuwihview

Katerangan Umum

Papan pamekaran FPGA Cyclone VE nyadiakeun platform hardware pikeun ngamekarkeun jeung nyieun prototipe desain low-power, kinerja tinggi, jeung logika-intensif ngagunakeun Altera's Cyclone VE FPGA. Dewan nyayogikeun rupa-rupa périferal sareng antarmuka mémori pikeun ngagampangkeun pamekaran desain Siklon VE FPGA. Hiji konektor kartu mezzanine-speed tinggi (HSMC) sadia pikeun nambahkeun fungsionalitas tambahan ngaliwatan rupa-rupa HSMCs sadia ti Altera® sarta sagala rupa mitra.

• Pikeun ningali daptar HSMC panganyarna sadia atawa pikeun ngundeur salinan spésifikasi HSMC, tingal kaca Development Board Daughtercards tina Altera. websitus.
  Kamajuan desain sareng inovasi, sapertos konfigurasi ulang parsial, mastikeun yén desain anu dilaksanakeun dina FPGA Siklon VE beroperasi langkung gancang, kalayan kakuatan anu langkung handap, sareng gaduh waktos langkung gancang ka pasar tibatan kulawarga FPGA sateuacana.
• Kanggo inpo nu langkung lengkep ihwal jejer ieu, tingal dokumén masing-masing:
  • Kulawarga alat Siklon V, tingal Buku Panduan Alat Siklon V.
  • Spésifikasi HSMC, tingal Spesifikasi High Speed ​​Mezzanine Card (HSMC).

Blok komponén dewan

Papan pamekaran ngagaduhan blok komponén utama ieu:

• Hiji Siklon VE FPGA (5CEFA7F31I7N) dina pakét 896-pin FineLine BGA (FBGA)
  • 149,500 LES
  • 56,480 modul logika adaptif (ALM)
  • 6,860 Kbit (Kb) M10K sareng mémori MLAB 836 Kb
  • Tujuh puteran konci fase pecahan (PLLs)
  • 312 18 × 18-bit multipliers
  • 480 tujuan umum input/output (GPIO)
  • 1.1-V inti voltage
• sirkuit konfigurasi FPGA
  • Konfigurasi Serial Aktif (AS) x1 atanapi AS x4 (EPCQ256SI16N)
  • MAX® V CPLD (5M2210ZF256I5N) dina pakét FBGA 256-pin salaku Controller System
  • Konfigurasi paralel pasip gancang gancang (FPP).
  • MAX II CPLD (EPM240M100I5N) dina pakét FBGA 100-pin salaku bagian tina USB-BlasterTM II anu dipasang pikeun dianggo sareng Quartus® II Programmer
• Sirkuit jam
  • generator jam Programmable pikeun input jam rujukan FPGA
  • 50-MHz osilator tunggal tungtung pikeun input jam FPGA sareng MAX V CPLD
  • 100-MHz single-réngsé osilator pikeun input jam konfigurasi MAX V CPLD
  • Input SMA (LVDS)
• Mémori
  • Dua alat 256-Mbyte (MB) DDR3 SDRAM kalayan beus data 16-bit
  • Hiji 18-Mbit (Mb) SSRAM
  • Hiji lampu kilat sinkron 512-Mb
  • Hiji 512-MB LPDDR2 SDRAM kalawan 32-bit data beus (ngan 16-bit data beus dipaké dina dewan ieu)
  • Hiji 64-Kb I2C séri PROM (EEPROM) anu tiasa dipupus sacara listrik
• Input / kaluaran pamaké umum
  • LEDs sarta mintonkeun
  • Opat pamaké LEDs
  • Hiji beban konfigurasi LED
  • Hiji konfigurasi dipigawé LED
  • Hiji kasalahan LED
  • Tilu konfigurasi pilih LEDs
  • Opat LED status USB-Blaster II anu dipasang
  • Tilu HSMC panganteur LEDs
  • Sapuluh LEDs Ethernet
  • Dua data UART ngirimkeun sareng nampi LED
  • Dua USB-UART panganteur TX / RX LEDs
  • Hiji kakuatan on LED
  • Hiji tampilan LCD karakter dua garis
• Tombol dorong
  • Hiji tombol reset CPU push
  • Hiji tombol push MAX V reset
  • Hiji program pilih tombol push
  • Hiji tombol konfigurasi program push
  • Opat tombol push pamaké umum
• saklar DIP
  • Opat saklar kontrol MAX V CPLD System Controller
  • Dua JTAG saklar DIP kontrol ranté
  • Hiji switch DIP kontrol kipas
  • Opat saklar DIP pamaké umum
• Sasayogian tanaga
  14-20-V (laptop) input DC
• Mékanis
  Papan ukuran 6.5" x 4.5".

Development Board Blok Diagram

Gambar 1-1 nembongkeun diagram blok tina papan pamekaran FPGA Siklon VE.

Nanganan Dewan

Nalika nanganan papan, penting pikeun niténan pancegahan pelepasan statik di handap ieu:

ati-ati
Tanpa penanganan anti statik anu leres, papan tiasa ruksak. Ku alatan éta, paké pancegahan penanganan anti statik nalika nyabak papan.

Komponén Déwan

Bab ieu ngenalkeun komponén utama dina papan pangembangan FPGA Siklon VE. angka 2-1 illustrates lokasi komponén na Table 2-1 nyadiakeun pedaran ringkes sakabéh fitur komponén dewan.

Hiji set lengkep schematics, database perenah fisik, sarta GERBER files pikeun dewan ngembangkeun reside dina Siklon VE FPGA ngembangkeun kit dokumén diréktori.

Kanggo inpo tentang powering up dewan jeung masang software démo, tingal Siklon VE FPGA Development Kit Guide pamaké.

Bab ieu diwangun ku bagian-bagian ieu:

• “Papan Leupasview”
• "Alat Unggulan: Cyclone VE FPGA" dina kaca 2–4
• "MAX V CPLD 5M2210 System Controller" dina kaca 2–5
• "Konfigurasi FPGA" dina kaca 2–10
• "Clock Circuitry" dina kaca 2–18
•  "Input/Kaluaran Pamaké Umum" dina kaca 2–20
• "Komponén sareng Antarmuka" dina kaca 2–24
• "Memori" dina kaca 2–32
• "Power Supply" dina kaca 2–41

Board Leuwihview

bagian ieu nyadiakeun leuwihview tina Siklon VE FPGA papan ngembangkeun, kaasup hiji gambar dewan annotated jeung déskripsi komponén. Gambar 2-1 nembongkeun hiji leuwihview tina fitur dewan.

Méja 2-1 ngajelaskeun komponén-komponén sareng daptar rujukan papan anu saluyu.

Tabél 2–1. Komponén Papan (Bagian 1 ti 3)

Papan Rujukan	Tipe	Katerangan
Diulas Paranti
U1	FPGA	Siklon VE FPGA, 5CEFA7F31I7N, 896-pin FBGA.
U13	CPLD	MAX V CPLD, 5M2210ZF256I5N, 256-pin FBGA.
Konfigurasi, Status, jeung Setup Unsur
J4	JTAG lulugu ranté	Nyadiakeun aksés ka JTAG ranté sareng nganonaktipkeun USB-Blaster II anu dipasang nalika nganggo kabel USB-Blaster éksternal.
SW2	JTAG saklar DIP kontrol ranté	Cabut atanapi kalebet alat dina JTAG ranté.
J10	Panyambung USB tipe-B	Antarbeungeut USB pikeun program FPGA sareng debugging ngalangkungan USB-Blaster II JTAG via kabel USB tipe-B.

Tabél 2–1. Komponén Papan (Bagian 2 ti 3)

Papan Rujukan	Tipe	Katerangan
SW3	Setélan dewan DIP switch	Ngadalikeun fungsi MAX V CPLD 5M2210 System Controller sapertos jam ngaktifkeun, kontrol input jam SMA, sareng gambar mana anu bakal dimuat tina mémori lampu kilat nalika kakuatan-up.
SW1	MSEL DIP switch	Ngadalikeun skéma konfigurasi dina dewan. MSEL pin 0, 1, 2 jeung 4 nyambung ka switch DIP bari MSEL pin 3 nyambung ka taneuh.
S2	Program pilih tombol push	Toggles program pilih LEDs, nu milih gambar program nu beban tina mémori flash ka FPGA.
S1	Konfigurasi program tombol push	Muat gambar tina mémori flash ka FGPA dumasar kana setélan program pilih LEDs.
D19	Konfigurasi dipigawé LED	Nyaangan nalika FPGA dikonpigurasi.
D18	Beban LED	Nyaangan nalika MAX V CPLD 5M2210 System Controller aktip ngonpigurasikeun FPGA.
D17	Kasalahan LED	Nyaangan nalika konfigurasi FPGA tina mémori flash gagal.
D35	kakuatan LED	Nyaangan nalika kakuatan 5.0-V aya.
D25 ~ D27	Program pilih LEDs	Illuminates pikeun nembongkeun runtuyan LED nu nangtukeun mana gambar memori flash beban kana FPGA mun anjeun mencet program pilih tombol push. Tingal Tabél 2–6 pikeun setélan LED.
D1 ~ D10	LED Ethernet	Nyaangan pikeun nunjukkeun laju sambungan ogé ngirimkeun atanapi nampi kagiatan.
D20, D21	HSMC port LEDs	Anjeun tiasa ngonpigurasikeun LED ieu pikeun nunjukkeun kagiatan ngirimkeun atanapi nampi.
D22	port HSMC hadir LED	Illuminates nalika kartu putri geus plugged kana port HSMC.
D15, D16	USB-UART LEDs	Nyaangan nalika pamancar sareng panarima USB-UART dianggo.
D23, D24	Serial UART LEDs	Nyaangan nalika pamancar sareng panarima UART dianggo.
Jam Sirkuit
X1	osilator Programmable	osilator Programmable kalawan frékuénsi standar 125 MHz. Frékuénsina tiasa diprogram nganggo GUI kontrol jam anu dijalankeun dina MAX V CPLD 5M2210 System Controller.
U4	50-MHz osilator	50.000-MHz osilator kristal pikeun logika tujuan umum.
X3	100-MHz osilator	100.000-MHz osilator kristal pikeun MAX V CPLD 5M2210 System Controller.
j2, j3	Jam input konektor SMA	Pandu input jam anu cocog sareng LVDS kana panyangga jam multiplexer.
J4	Jam kaluaran konektor SMA	Ngaluarkeun kaluaran jam CMOS 2.5-V tina FPGA.
Umum Pamaké Input / Kaluaran
D28 ~ D31	LEDs pamaké	Opat pamaké LEDs. Caang lamun disetir low.
SW3	Pamaké DIP switch	Saklar DIP pamaké quad. Nalika saklar ON, logika 0 dipilih.
S4	CPU reset tombol push	Reset logika FPGA.
S3	MAX V reset tombol push	Reset MAX V CPLD 5M2210 System Controller.
S5 ~ S8	Tombol push pamaké umum	Opat tombol push pamaké. Didorong handap nalika dipencet.
Mémori Paranti
U7, U8	mémori DDR3 x32	Dua 256-MB DDR3 SDRAM kalawan beus data 16-bit.
U9	LPDDR2 x 16 mémori	512-MB LPDDR 2 SDRAM kalawan 32-bit beus, ngan 16-bit beus dipaké dina dewan ieu.

Tabél 2–1. Komponén Papan (Bagian 3 ti 3)

Papan Rujukan	Tipe	Katerangan
U10	Flash x16 mémori	512-Mb alat flash sinkron sareng beus data 16-bit pikeun memori non-volatile.
U11	memori SSRAM x16	18-Mb RAM sinkron baku kalawan beus data 12-bit jeung parity 4-bit.
U12	EEPROM	64-Mb I2C serial EEPROM.
Komunikasi Palabuhan
J1	palabuhan HSMC	Nyadiakeun 84 CMOS atanapi 17 saluran LVDS per spésifikasi HSMC.
J11	Port Gigabit Ethernet	konektor RJ-45 nu nyadiakeun 10/100/1000 sambungan Ethernet via Marvell 88E1111 PHY jeung basis FPGA Altera Triple Speed ​​Ethernet MegaCore fungsi dina modeu RGMII.
J12	port UART serial	DSUB 9-pin konektor kalawan RS-232 transceiver pikeun nerapkeun RS-232 saluran serial UART.
J13	port USB-UART	konektor USB jeung USB-to-UART sasak pikeun panganteur UART serial.
j15, j16	Debug lulugu	Dua 2 × 8 header pikeun tujuan debug.
Video jeung tampilan Palabuhan
J14	LCD karakter	Konektor anu ngahubungkeun ka modul LCD garis 16 karakter × 2 anu disayogikeun sareng dua standoff.
Kakuatan suplai
J17	Jack input DC	Narima catu daya DC 14–20-V.
SW5	Saklar kakuatan	Pindah kana kakuatan atawa mareuman dewan lamun kakuatan geus disadiakeun ti jack input DC.

Alat anu diulas: Siklon VE FPGA

Papan pamekaran Cyclone VE FPGA gaduh alat Cyclone VE FPGA 5CEFA7F31I7N (U1) dina pakét FBGA 896-pin.

Kanggo inpo nu langkung lengkep ihwal kulawarga alat Siklon V, tingal Buku Panduan Alat Siklon V.
Tabel 2-2 ngajelaskeun fitur-fitur alat Cyclone VE FPGA 5CEFA7F31I7N.

Tabél 2–2. Siklon VE FPGA Fitur

ALM	Sarua LEs	M10K Ram Blok	Total RAM (Kbits)	18-bit × 18-bit Multipliers	PLLs	Bungkusan Tipe
56,480	149,500	6,860	836	312	7	896-pin FBGA

Sumberdaya I/O
Alat Cyclone VE FPGA 5CEFA7F31I7N boga total 480 pamaké I/Os. meja 2-3 daptar Siklon VE FPGA I / O pin count sarta pamakéan ku fungsi dina dewan.

Tabél 2–3. Siklon VE FPGA I / O Jumlah Pin

Fungsi	Abdi / O Standar	Abdi / O Ngitung	Husus Pins
DDR3	1.5-V SSTL	71	Hiji diferensial x4 DQS pin
LPDDR2	1.2-V HSUL	37	Hiji diferensial x2 DQS pin
Flash, SSRAM, EEPROM, sareng MAX V beus FSM	2.5-V CMOS, 3.3-V LVCMOS	69	—
palabuhan HSMC	2.5-V CMOS + LVDS	79	17 LVDS, I2C
Port Gigabit Ethernet	2.5-V CMOS	42	—
Dipasang USB-Blaster II	2.5-V CMOS	20	—
Debug Lulugu	1.5-V, 2.5-V	20	—
UART	3.3-V LVTTL	4	—
USB-UART	2.5-V CMOS	12	—
Tombol dorong	2.5-V CMOS	5	Hiji DEV_CLRn pin
saklar DIP	2.5-V CMOS	4	—
LCD karakter	2.5-V CMOS	11	—
LEDs	2.5-V CMOS	9	—
Jam atanapi osilator	2.5-V CMOS + LVDS	12	Hiji jam kaluar pin
Total Abdi / O dipaké:		395

MAX V CPLD 5M2210 System Controller
Dewan ngagunakeun 5M2210 System Controller, Altera MAX V CPLD, pikeun tujuan ieu:

• Konfigurasi FPGA ti flash
• Pangukuran kakuatan
• Kontrol jeung status registers pikeun apdet sistem jauh

Gambar 2–2 ngagambarkeun fungsi MAX V CPLD 5M2210 System Controller sareng sambungan sirkuit éksternal salaku diagram blok.\

Gambar 2–2. MAX V CPLD 5M2210 System Controller Blok Diagram

meja 2-4 daptar I / O sinyal hadir dina MAX V CPLD 5M2210 System Controller. Ngaran sinyal jeung fungsi nu relatif ka alat MAX V.

Anjeun tiasa ngundeur example design kalawan lokasi pin na assignments réngsé nurutkeun tabel di handap ieu ti Altera Desain Toko. Dina Siklon VE FPGA Development Kit, handapeun Desain Examples, klik Siklon VE FPGA Development Kit Baseline Pinout.

Tabél 2–4. MAX V CPLD 5M2210 System Controller Alat Pin-Out (Bagian 1 ti 5)

Papan Rujukan (U13)	Skematik Sinyal Ngaran	Abdi / O Standar	Katerangan
N4	5M2210_JTAG_TMS	3.3-v	MAX VJTAG TMS
E9	CLK50_EN	2.5-v	50 MHz osilator ngaktifkeun
H12	CLK_CONFIG	2.5-v	100 input jam konfigurasi MHz
A15	CLK_ENABLE	2.5-v	DIP switch pikeun osilator jam ngaktifkeun
A13	CLK_SEL	2.5-v	switch DIP pikeun jam pilih-SMA atawa osilator
J12	CLKIN_50_MAXV	2.5-v	50 MHz input jam
D9	CLOCK_SCL	2.5-v	Programmable osilator jam I2C
C9	CLOCK_SDA	2.5-v	Data osilator I2C anu tiasa diprogram
D10	CPU_RESETN	2.5-v	Tombol reset FPGA
P12	EXTRA_SIG0	2.5-v	Antarbeungeut USB-Blaster II anu dipasang. Ditangtayungan pikeun pamakéan hareup
T13	EXTRA_SIG1	2.5-v	Antarbeungeut USB-Blaster II anu dipasang. Ditangtayungan pikeun pamakéan hareup
T15	EXTRA_SIG2	2.5-v	Antarbeungeut USB-Blaster II anu dipasang. Ditangtayungan pikeun pamakéan hareup
A2	PABRIK_BEBAN	2.5-v	DIP switch pikeun ngamuat pabrik atawa desain pamaké dina kakuatan-up

Tabél 2–4. MAX V CPLD 5M2210 System Controller Alat Pin-Out (Bagian 2 ti 5)

Papan Rujukan (U13)	Skematik Sinyal Ngaran	Abdi / O Standar	Katerangan
R14	FACTORY_REQUEST	2.5-v	Embedded USB-Blaster II menta pikeun ngirim paréntah PABRIK
N12	FACTORY_STATUS	2.5-v	Status paréntah USB-Blaster II FACTORY dipasang
C8	FAN_FORCE_ON	2.5-v	DIP switch kana atawa mareuman kipas
N7	FLASH_ADVN	2.5-v	FSM beus alamat memori flash valid
R5	FLASH_CEN	2.5-v	FSM beus chip memori flash ngaktipkeun
R6	FLASH_CLK	2.5-v	jam memori flash beus FSM
M6	FLASH_OEN	2.5-v	FSM beus kaluaran memori flash ngaktipkeun
T5	FLASH_RDYBSYN	2.5-v	mémori flash beus FSM siap
P7	FLASH_RESETN	2.5-v	FSM beus flash ulang memori
N6	FLASH_WEN	2.5-v	FSM beus flash memori nulis ngaktifkeun
K1	FPGA_CONF_DONE	3.3-v	Konfigurasi FPGA dipigawé LED
D3	FPGA_CONFIG_D0	3.3-v	data konfigurasi FPGA
C2	FPGA_CONFIG_D1	3.3-v	data konfigurasi FPGA
C3	FPGA_CONFIG_D2	3.3-v	data konfigurasi FPGA
E3	FPGA_CONFIG_D3	3.3-v	data konfigurasi FPGA
D2	FPGA_CONFIG_D4	3.3-v	data konfigurasi FPGA
E4	FPGA_CONFIG_D5	3.3-v	data konfigurasi FPGA
D1	FPGA_CONFIG_D6	3.3-v	data konfigurasi FPGA
E5	FPGA_CONFIG_D7	3.3-v	data konfigurasi FPGA
F3	FPGA_CONFIG_D8	3.3-v	data konfigurasi FPGA
E1	FPGA_CONFIG_D9	3.3-v	data konfigurasi FPGA
F4	FPGA_CONFIG_D10	3.3-v	data konfigurasi FPGA
F2	FPGA_CONFIG_D11	3.3-v	data konfigurasi FPGA
F1	FPGA_CONFIG_D12	3.3-v	data konfigurasi FPGA
F6	FPGA_CONFIG_D13	3.3-v	data konfigurasi FPGA
G2	FPGA_CONFIG_D14	3.3-v	data konfigurasi FPGA
G3	FPGA_CONFIG_D15	3.3-v	data konfigurasi FPGA
K4	FPGA_MAX_DCLK	3.3-v	jam konfigurasi FPGA
J3	FPGA_DCLK	3.3-v	jam konfigurasi FPGA
N1	FPGA_NCONFIG	3.3-v	Konfigurasi FPGA aktip
J4	FPGA_NSTATUS	3.3-v	Konfigurasi FPGA siap
H1	FPGA_PR_DONE	3.3-v	FPGA reconfiguration parsial rengse
P2	FPGA_PR_ERROR	3.3-v	FPGA kasalahan reconfiguration parsial
E2	FPGA_PR_SIAP	3.3-v	FPGA parsial reconfiguration siap
F5	FPGA_PR_REQUEST	3.3-v	FPGA pamundut reconfiguration parsial
L5	FPGA_MAX_NCS	3.3-v	Pilih chip konfigurasi FPGA
E14	FSM_A1	2.5-v	FSM alamat beus
C14	FSM_A2	2.5-v	FSM alamat beus

Tabél 2–4. MAX V CPLD 5M2210 System Controller Alat Pin-Out (Bagian 3 ti 5)

Papan Rujukan (U13)	Skematik Sinyal Ngaran	Abdi / O Standar	Katerangan
C15	FSM_A3	2.5-v	FSM alamat beus
E13	FSM_A4	2.5-v	FSM alamat beus
E12	FSM_A5	2.5-v	FSM alamat beus
D15	FSM_A6	2.5-v	FSM alamat beus
F14	FSM_A7	2.5-v	FSM alamat beus
D16	FSM_A8	2.5-v	FSM alamat beus
F13	FSM_A9	2.5-v	FSM alamat beus
E15	FSM_A10	2.5-v	FSM alamat beus
E16	FSM_A11	2.5-v	FSM alamat beus
F15	FSM_A12	2.5-v	FSM alamat beus
G14	FSM_A13	2.5-v	FSM alamat beus
F16	FSM_A14	2.5-v	FSM alamat beus
G13	FSM_A15	2.5-v	FSM alamat beus
G15	FSM_A16	2.5-v	FSM alamat beus
G12	FSM_A17	2.5-v	FSM alamat beus
G16	FSM_A18	2.5-v	FSM alamat beus
H14	FSM_A19	2.5-v	FSM alamat beus
H20	FSM_A20	2.5-v	FSM alamat beus
H13	FSM_A21	2.5-v	FSM alamat beus
H16	FSM_A22	2.5-v	FSM alamat beus
J13	FSM_A23	2.5-v	FSM alamat beus
J16	FSM_A24	2.5-v	FSM alamat beus
T2	FSM_A25	2.5-v	FSM alamat beus
P5	FSM_A26	2.5-v	FSM alamat beus
J14	FSM_D0	2.5-v	beus data FSM
J15	FSM_D1	2.5-v	beus data FSM
K16	FSM_D2	2.5-v	beus data FSM
K13	FSM_D3	2.5-v	beus data FSM
K15	FSM_D4	2.5-v	beus data FSM
K14	FSM_D5	2.5-v	beus data FSM
L16	FSM_D6	2.5-v	beus data FSM
L11	FSM_D7	2.5-v	beus data FSM
L15	FSM_D8	2.5-v	beus data FSM
L12	FSM_D9	2.5-v	beus data FSM
M16	FSM_D10	2.5-v	beus data FSM
L13	FSM_D11	2.5-v	beus data FSM
M15	FSM_D12	2.5-v	beus data FSM
L14	FSM_D13	2.5-v	beus data FSM
N16	FSM_D14	2.5-v	beus data FSM

Tabél 2–4. MAX V CPLD 5M2210 System Controller Alat Pin-Out (Bagian 4 ti 5)

Papan Rujukan (U13)	Skematik Sinyal Ngaran	Abdi / O Standar	Katerangan
M13	FSM_D15	2.5-v	beus data FSM
B8	HSMA_PRSNTN	2.5-v	port HSMC hadir
L6	JTAG_5M2210_TDI	3.3-v	MAX V CPLD JTAG data ranté dina
M5	JTAG_5M2210_TDO	3.3-v	MAX V CPLD JTAG data ranté kaluar
P3	JTAG_TCK	3.3-v	JTAG jam ranté
P11	M570_JAM	2.5-v	Jam 25-MHz ka USB-Blaster II anu dipasang pikeun ngirim paréntah PABRIK
M1	M570_JTAG_EN	3.3-v	Sinyal rendah pikeun nganonaktipkeun USB-Blaster II anu dipasang
P10	MAX5_BEN0	2.5-v	FSM beus MAX V byte ngaktifkeun 0
R11	MAX5_BEN1	2.5-v	FSM beus MAX V byte ngaktifkeun 1
T12	MAX5_BEN2	2.5-v	FSM beus MAX V byte ngaktifkeun 2
N11	MAX5_BEN3	2.5-v	FSM beus MAX V byte ngaktifkeun 3
T11	MAX5_CLK	2.5-v	FSM beus MAX V jam
R10	MAX5_CSN	2.5-v	FSM beus MAX V chip pilih
M10	MAX5_OEN	2.5-v	FSM beus MAX V kaluaran ngaktifkeun
N10	MAX5_WEN	2.5-v	FSM beus MAX V nulis ngaktipkeun
E11	MAX_CONF_DONEN	2.5-v	Konfigurasi USB-Blaster II dipasangkeun LED
A4	MAX_ERROR	2.5-v	FPGA kasalahan konfigurasi LED
A6	MAX_BEBAN	2.5-v	Konfigurasi FPGA LED aktip
M9	MAX_RESETN	2.5-v	MAX V reset tombol push
B7	OVERTEMP	2.5-v	Ngaktifkeun kipas monitor suhu
D12	PGM_CONFIG	2.5-v	Muatkeun gambar mémori flash anu diidentipikasi ku LED PGM
B14	PGM_LED0	2.5-v	Mémori lampu kilat PGM pilih indikator 0
C13	PGM_LED1	2.5-v	Mémori lampu kilat PGM pilih indikator 1
B16	PGM_LED2	2.5-v	Mémori lampu kilat PGM pilih indikator 2
B13	PGM_SEL	2.5-v	Toggles PGM_LED[2:0] runtuyan LED
H4	PSAS_CSn	3.3-v	AS konfigurasi chip pilih
G1	PSAS_DCLK	3.3-v	jam konfigurasi AS
G4	PSAS_CONF_DONE	3.3-v	Konfigurasi AS rengse
H2	PSAS_CONFIGn	3.3-v	Konfigurasi AS aktip
G5	PSAS_DATA1	3.3-v	data konfigurasi AS
H3	PSAS_DATA0_ASD0	3.3-v	data konfigurasi AS
J1	PSAS_CEn	3.3-v	chip konfigurasi AS ngaktifkeun
R12	SECURITY_MODE	2.5-v	DIP switch pikeun USB-Blaster II embedded pikeun ngirim paréntah PABRIK dina kakuatan up
E7	SENSE_CS0N	2.5-v	Pilih chip monitor kakuatan
A5	SENSE_SCK	2.5-v	Kakuatan monitor jam SPI
D7	SENSE_SDI	2.5-v	Daya monitor data SPI dina
B6	SENSE_SDO	2.5-v	Kakuatan monitor data SPI kaluar

Tabél 2–4. MAX V CPLD 5M2210 System Controller Alat Pin-Out (Bagian 5 ti 5)

Papan Rujukan (U13)	Skematik Sinyal Ngaran	Abdi / O Standar	Katerangan
M13	FSM_D15	2.5-v	beus data FSM
B8	HSMA_PRSNTN	2.5-v	port HSMC hadir
L6	JTAG_5M2210_TDI	3.3-v	MAX V CPLD JTAG data ranté dina
M5	JTAG_5M2210_TDO	3.3-v	MAX V CPLD JTAG data ranté kaluar
P3	JTAG_TCK	3.3-v	JTAG jam ranté
P11	M570_JAM	2.5-v	Jam 25-MHz ka USB-Blaster II anu dipasang pikeun ngirim paréntah PABRIK
M1	M570_JTAG_EN	3.3-v	Sinyal rendah pikeun nganonaktipkeun USB-Blaster II anu dipasang
P10	MAX5_BEN0	2.5-v	FSM beus MAX V byte ngaktifkeun 0
R11	MAX5_BEN1	2.5-v	FSM beus MAX V byte ngaktifkeun 1
T12	MAX5_BEN2	2.5-v	FSM beus MAX V byte ngaktifkeun 2
N11	MAX5_BEN3	2.5-v	FSM beus MAX V byte ngaktifkeun 3
T11	MAX5_CLK	2.5-v	FSM beus MAX V jam
R10	MAX5_CSN	2.5-v	FSM beus MAX V chip pilih
M10	MAX5_OEN	2.5-v	FSM beus MAX V kaluaran ngaktifkeun
N10	MAX5_WEN	2.5-v	FSM beus MAX V nulis ngaktipkeun
E11	MAX_CONF_DONEN	2.5-v	Konfigurasi USB-Blaster II dipasangkeun LED
A4	MAX_ERROR	2.5-v	FPGA kasalahan konfigurasi LED
A6	MAX_BEBAN	2.5-v	Konfigurasi FPGA LED aktip
M9	MAX_RESETN	2.5-v	MAX V reset tombol push
B7	OVERTEMP	2.5-v	Ngaktifkeun kipas monitor suhu
D12	PGM_CONFIG	2.5-v	Muatkeun gambar mémori flash anu diidentipikasi ku LED PGM
B14	PGM_LED0	2.5-v	Mémori lampu kilat PGM pilih indikator 0
C13	PGM_LED1	2.5-v	Mémori lampu kilat PGM pilih indikator 1
B16	PGM_LED2	2.5-v	Mémori lampu kilat PGM pilih indikator 2
B13	PGM_SEL	2.5-v	Toggles PGM_LED[2:0] runtuyan LED
H4	PSAS_CSn	3.3-v	AS konfigurasi chip pilih
G1	PSAS_DCLK	3.3-v	jam konfigurasi AS
G4	PSAS_CONF_DONE	3.3-v	Konfigurasi AS rengse
H2	PSAS_CONFIGn	3.3-v	Konfigurasi AS aktip
G5	PSAS_DATA1	3.3-v	data konfigurasi AS
H3	PSAS_DATA0_ASD0	3.3-v	data konfigurasi AS
J1	PSAS_CEn	3.3-v	chip konfigurasi AS ngaktifkeun
R12	SECURITY_MODE	2.5-v	DIP switch pikeun USB-Blaster II embedded pikeun ngirim paréntah PABRIK dina kakuatan up
E7	SENSE_CS0N	2.5-v	Pilih chip monitor kakuatan
A5	SENSE_SCK	2.5-v	Kakuatan monitor jam SPI
D7	SENSE_SDI	2.5-v	Daya monitor data SPI dina
B6	SENSE_SDO	2.5-v	Kakuatan monitor data SPI kaluar

Konfigurasi FPGA

Bagian ieu ngajelaskeun metode pemrograman alat FPGA, flash memory, sareng MAX V CPLD 5M2210 System Controller anu dirojong ku papan pangembangan FPGA Cyclone VE.

Papan pangembangan FPGA Cyclone VE ngadukung metode konfigurasi ieu:

• Embedded USB-Blaster II nyaéta métode standar pikeun ngonpigurasikeun FPGA maké Quartus II Programmer di J.TAG modeu nganggo kabel USB nu disadiakeun.
•  Ngundeur memori flash pikeun ngonpigurasikeun FPGA ngagunakeun gambar disimpen tina mémori flash on boh kakuatan-up atawa mencét tombol konfigurasi program push (S1).
• USB-Blaster éksternal pikeun ngonpigurasikeun FPGA nganggo USB-Blaster éksternal anu nyambung ka JTAG lulugu ranté (J4).
• Alat EPCQ pikeun konfigurasi FPGA serial atawa quad-serial nu ngarojong skéma konfigurasi AS x1 atanapi AS x4.

FPGA Programming leuwih Embedded USB-Blaster II
Metoda konfigurasi ieu nerapkeun konektor tipe-B USB (J10), alat USB 2.0 PHY (U18), sarta Altera MAX II CPLD EPM570GF100I5N (U16) pikeun ngidinan konfigurasi FPGA maké kabel USB. Kabel USB ieu nyambung langsung antara konektor tipe-B USB dina dewan jeung port USB tina PC ngajalankeun software Quartus II.
USB-Blaster II anu dipasang dina MAX II CPLD EPM570GF100I5N biasana ngawasaan JTAG ranté.

Gambar 2–3 ngagambarkeun JTAG ranté.

The JTAG switch DIP kontrol ranté (SW2) ngadalikeun jumpers ditémbongkeun dina Gambar 2-3.
Pikeun nyambungkeun alat atawa panganteur dina ranté nu, switch pakait maranéhanana kudu dina posisi OFF. Geser sadaya saklar ka posisi ON ngan boga FPGA dina ranté nu.

The MAX V CPLD 5M2210 System Controller kedah aya dina JTAG ranté ngagunakeun sababaraha interfaces GUI.

Tabel 2-5 daptar ngaran sinyal skématik USB 2.0 PHY sareng nomer pin FPGA Cyclone VE FPGA anu saluyu.

Tabél 2–5. USB 2.0 PHY Ngaran Sinyal Skématik jeung Fungsi (Bagian 1 ti 2)

Rujukan dewan (U18)	Skematik Sinyal Ngaran	Siklon VE Nomer Pin FPGA	Abdi / O Standar	Katerangan
C1	24M_XTALIN	—	3.3-v	Input osilator kristal
C2	24M_XTALOUT	—	3.3-v	Kaluaran osilator kristal
E1	FX2_D_N	—	3.3-v	data USB 2.0 PHY
E2	FX2_D_P	—	3.3-v	data USB 2.0 PHY
H7	FX2_FLAGA	—	3.3-v	Budak FIFO status kaluaran

Tabél 2–5. USB 2.0 PHY Ngaran Sinyal Skématik jeung Fungsi (Bagian 2 ti 2)

Rujukan dewan (U18)	Skematik Sinyal Ngaran	Siklon VE Nomer Pin FPGA	Abdi / O Standar	Katerangan
G7	FX2_FLAGB	—	3.3-v	Budak FIFO status kaluaran
H8	FX2_FLAGC	—	3.3-v	Budak FIFO status kaluaran
G6	FX2_PA1	—	3.3-v	USB 2.0 PHY port A panganteur
F8	FX2_PA2	—	3.3-v	USB 2.0 PHY port A panganteur
F7	FX2_PA3	—	3.3-v	USB 2.0 PHY port A panganteur
F6	FX2_PA4	—	3.3-v	USB 2.0 PHY port A panganteur
C8	FX2_PA5	—	3.3-v	USB 2.0 PHY port A panganteur
C7	FX2_PA6	—	3.3-v	USB 2.0 PHY port A panganteur
C6	FX2_PA7	—	3.3-v	USB 2.0 PHY port A panganteur
H3	FX2_PB0	—	3.3-v	USB 2.0 PHY port B panganteur
F4	FX2_PB1	—	3.3-v	USB 2.0 PHY port B panganteur
H4	FX2_PB2	—	3.3-v	USB 2.0 PHY port B panganteur
G4	FX2_PB3	—	3.3-v	USB 2.0 PHY port B panganteur
H5	FX2_PB4	—	3.3-v	USB 2.0 PHY port B panganteur
G5	FX2_PB5	—	3.3-v	USB 2.0 PHY port B panganteur
F5	FX2_PB6	—	3.3-v	USB 2.0 PHY port B panganteur
H6	FX2_PB7	—	3.3-v	USB 2.0 PHY port B panganteur
A8	FX2_PD0	—	3.3-v	USB 2.0 PHY port D panganteur
A7	FX2_PD1	—	3.3-v	USB 2.0 PHY port D panganteur
B6	FX2_PD2	—	3.3-v	USB 2.0 PHY port D panganteur
A6	FX2_PD3	—	3.3-v	USB 2.0 PHY port D panganteur
B3	FX2_PD4	—	3.3-v	USB 2.0 PHY port D panganteur
A3	FX2_PD5	—	3.3-v	USB 2.0 PHY port D panganteur
C3	FX2_PD6	—	3.3-v	USB 2.0 PHY port D panganteur
A2	FX2_PD7	—	3.3-v	USB 2.0 PHY port D panganteur
B8	FX2_RESETN	V21	3.3-v	Dipasang USB-Blaster hard reset
F3	FX2_SCL	—	3.3-v	USB 2.0 PHY jam serial
G3	FX2_SDA	—	3.3-v	data serial USB 2.0 PHY
A1	FX2_SLRDN	—	3.3-v	Baca strobe pikeun FIFO budak
B1	FX2_SLWRN	—	3.3-v	Tulis strobo pikeun FIFO budak
B7	FX2_WAKEUP	—	3.3-v	USB 2.0 PHY sinyal hudang
G2	USB_CLK	AA23	3.3-v	jam panganteur USB 2.0 PHY 48-MHz

Programming FPGA tina Mémori Flash

programming memori flash mungkin ngaliwatan rupa-rupa métode. Metodeu standar nyaéta ngagunakeun desain pabrik—Portal Update Board. Desain ieu mangrupa embedded webserver, nu ngalayanan Board Update Portal web kaca. The web kaca ngidinan Anjeun pikeun milih desain FPGA anyar kaasup hardware, software, atawa duanana dina S-Record standar industri. File (.flash) jeung nulis desain ka kaca hardware pamaké (kaca 1) memori flash leuwih jaringan.

Metodeu sekundér nyaéta ngagunakeun desain parallel flash loader (PFL) anu tos diwangun dina kit pamekaran. Dewan ngembangkeun implements Altera PFL megafunction pikeun programming memori flash. PFL megafunction mangrupikeun blok logika anu diprogram kana alat logika anu tiasa diprogram Altera (FPGA atanapi CPLD). PFL fungsina salaku utilitas pikeun nulis ka alat memori flash cocog. Desain pre-diwangun ieu ngandung megafungsi PFL nu ngidinan Anjeun pikeun nulis boh kaca 0, kaca 1, atawa wewengkon séjén memori flash ngaliwatan panganteur USB maké software Quartus II. Metoda ieu dianggo pikeun mulangkeun papan pangembangan ka setélan standar pabrik.

Métode séjén pikeun program mémori lampu kilat ogé tiasa dianggo, kalebet prosésor Nios® II.

Kanggo inpo nu langkung lengkep ihwal prosésor Nios II, tingal halaman Prosesor Nios II tina Altera websitus.
Dina boh kakuatan-up atawa ku mencét tombol konfigurasi program push, PGM_CONFIG (S1), MAX V CPLD 5M2210 System Controller PFL ngonpigurasikeun FPGA tina mémori flash. Megafungsi PFL maca data 16-bit tina mémori flash sareng ngarobih kana format paralel pasip gancang (FPP). Data 16-bit ieu lajeng ditulis kana pin konfigurasi dedicated dina FPGA salila konfigurasi.
Mencét tombol push PGM_CONFIG (S1) muka FPGA kalayan kaca hardware dumasar kana PGM_LED [2: 0] (D25, D26, D27) illuminates. Tabel 2-6 daptar desain anu dimuat nalika anjeun mencét tombol PGM_CONFIG.

Tabél 2–6. Setélan PGM_LED (1)

PGM_LED0 (D25)	PGM_LED1 (D26)	PGM_LED2 (D27)	Desain
ON	Pareum	Pareum	hardware pabrik
Pareum	ON	Pareum	hardware pamaké 1
Pareum	Pareum	ON	hardware pamaké 2

angka 2-4 nembongkeun konfigurasi PFL.

Kanggo inpo nu langkung lengkep ihwal jejer ieu, tingal dokumén masing-masing:

• Portal Update Board, desain PFL, jeung neundeun peta memori flash, tingal Guide Pamaké Siklon VE FPGA Development Kit.
• PFL megafunction, tingal Parallel Flash Loader Megafunction Pamaké Guide.

FPGA Programming leuwih éksternal USB-Blaster
The JTAG header ranté nyadiakeun metoda sejen pikeun ngonpigurasikeun FPGA ngagunakeun alat USB-Blaster éksternal kalawan Quartus II Programmer ngajalankeun on PC mangrupa. Pikeun nyegah konflik antara JTAG master, USB-Blaster anu dipasang sacara otomatis ditumpurkeun nalika anjeun nyambungkeun USB-Blaster éksternal ka J.TAG ranté ngaliwatan JTAG lulugu ranté.

FPGA Programming maké EPCQ
Alat ECPQ béaya rendah sareng mémori non-volatile gaduh antarmuka genep pin anu sederhana sareng faktor bentuk leutik. ECPQ ngadukung modeu AS x1 sareng x4. Sacara standar, dewan ieu gaduh setélan skéma konfigurasi FPP. Dina raraga nyetel skéma konfigurasi kana mode AS, résistor rework perlu dipigawé. Ngonpigurasikeun setelan MSEL ngagunakeun MSEL DIP switch (SW1) pikeun ngarobah skéma konfigurasi.

Gambar 2-5 nembongkeun sambungan antara EPCQ jeung Siklon VE FPGA.

Gambar 2–5. Konfigurasi EPCQ

Unsur Status
Papan pamekaran kalebet LED status. Bagian ieu ngajelaskeun unsur status.

Tabél 2–7 daptar rujukan papan LED, ngaran, jeung déskripsi fungsi.

Tabél 2–7. LED Spésifik Papan (Bagian 1 ti 2)

Papan Rujukan	Skematik Sinyal Ngaran	Abdi / O Standar	Katerangan
D35	Kakuatan	5.0-v	LED biru. Nyaangan nalika kakuatan 5.0 V aktip.
D19	MAX_CONF_DONEn	2.5-v	LED héjo. Nyaangan nalika FPGA suksés dikonpigurasi. Didorong ku MAX V CPLD 5M2210 System Controller.
D17	MAX_ERROR	2.5-v	LED beureum. Nyaangan nalika MAX V CPLD 5M2210 System Controller gagal pikeun ngonpigurasikeun FPGA. Didorong ku MAX V CPLD 5M2210 System Controller.
D18	MAX_BEBAN	2.5-v	LED héjo. Nyaangan nalika MAX V CPLD 5M2210 System Controller aktip ngonpigurasikeun FPGA. Didorong ku MAX V CPLD 5M2210 System Controller.
D25 D26 D27	PGM_LED[0] PGM_LED[1] PGM_LED[2]	2.5-v	LEDs héjo. Nyaangan pikeun nunjukkeun halaman hardware mana anu dimuat tina mémori lampu kilat nalika anjeun mencét tombol push PGM_SEL.

Tabél 2–7. LED Spésifik Papan (Bagian 2 ti 2)

Papan Rujukan	Skematik Sinyal Ngaran	Abdi / O Standar	Katerangan
D11, D12 D13, D14	JTAG_RX, JTAG_TX SC_RX, SC_TX	2.5-v	LEDs héjo. Nyaangan pikeun nunjukkeun USB-Blaster II nampi sareng ngirimkeun kagiatan.
D1	ENETA_LED_TX	2.5-v	LED héjo. Illuminates nunjukkeun Ethernet PHY kagiatan ngirimkeun. Didorong ku Marvell 88E1111 PHY.
D2	ENETA_LED_RX	2.5-v	LED héjo. Illuminates nunjukkeun Ethernet PHY narima aktivitas. Didorong ku Marvell 88E1111 PHY.
D5	ENETA_LED_LINK10	2.5-v	LED héjo. Illuminates nunjukkeun Ethernet numbu dina 10 speed sambungan Mbps. Didorong ku Marvell 88E1111 PHY.
D4	ENETA_LED_LINK100	2.5-v	LED héjo. Illuminates nunjukkeun Ethernet numbu dina 100 speed sambungan Mbps. Didorong ku Marvell 88E1111 PHY.
D3	ENETA_LED_LINK1000	2.5-v	LED héjo. Illuminates nunjukkeun Ethernet numbu dina 1000 speed sambungan Mbps. Didorong ku Marvell 88E1111 PHY.
D19	ENETB_LED_TX	2.5-v	LED héjo. Illuminates nunjukkeun Ethernet PHY B kagiatan ngirimkeun. Didorong ku Marvell 88E1111 PHY.
D22	ENETB_LED_RX	2.5-v	LED héjo. Nyaangan pikeun nunjukkeun Ethernet PHY B nampi kagiatan. Didorong ku Marvell 88E1111 PHY.
D24	ENETB_LED_LINK10	2.5-v	LED héjo. Illuminates nunjukkeun Ethernet B numbu dina 10 speed sambungan Mbps. Didorong ku Marvell 88E1111 PHY.
D20	ENETB_LED_LINK100	2.5-v	LED héjo. Illuminates nunjukkeun Ethernet B numbu dina 100 speed sambungan Mbps. Didorong ku Marvell 88E1111 PHY.
D21	ENETB_LED_LINK1000	2.5-v	LED héjo. Illuminates nunjukkeun Ethernet B numbu dina 1000 speed sambungan Mbps. Didorong ku Marvell 88E1111 PHY.
D15, D16	USB_UART_TX_TOGGLE, USB_UART_RX_TOGGLE	2.5-v	LED héjo. Illuminates nunjukkeun USB_UART narima jeung ngirimkeun kagiatan.
D23, D24	UART_RXD_LED, UART_TXD_LED	2.5-v	LED héjo. Illuminates nunjukkeun UART narima jeung ngirimkeun kagiatan.
D3	HSMA_PRSNTn	3.3-v	LED héjo. Nyaangan nalika port HSMC ngagaduhan papan atanapi kabel anu dicolokkeun sapertos pin 160 janten grounded. Didorong ku kartu tambihan.

Setup Unsur
Papan pamekaran kalebet sababaraha jinis elemen pangaturan anu béda. Bagian ieu ngajelaskeun elemen setelan ieu:

• Setélan dewan DIP switch
• JTAG setélan DIP switch
• CPU reset tombol push
• MAX V reset tombol push
• Konfigurasi program tombol push
• Program pilih tombol push

Kanggo inpo nu langkung lengkep ihwal setelan standar saklar DIP, tingal Panungtun Pamaké Kit Pangwangunan Siklon VE FPGA.

Setélan dewan DIP Pindah
Setélan dewan DIP switch (SW4) ngadalikeun sagala rupa fitur husus pikeun dewan jeung MAX V CPLD 5M2210 System controller desain logika. Méja 2-8 daptar kadali switch jeung déskripsi.

Tabél 2–8. Setélan dewan DIP Pindah Kadali

Pindah	Skematik Sinyal Ngaran	Katerangan
1	CLK_SEL	ON : Pilih jam osilator anu tiasa diprogram OFF : Pilih jam input SMA
2	CLK_ENABLE	ON : Nonaktipkeun osilator on-board OFF: Aktipkeun osilator on-board
3	PABRIK_BEBAN	HIDUP: Muatkeun desain pangguna tina lampu kilat nalika kakuatan OFF: Muatkeun desain pabrik tina lampu kilat dina kakuatan up
4	SECURITY_MODE	ON: Embedded USB-Blaster II ngirimkeun paréntah PABRIK dina kakuatan up. OFF: Embedded USB-Blaster II henteu ngirimkeun paréntah PABRIK dina kakuatan up.

JTAG Chain Control DIP Pindah
The JTAG saklar DIP kontrol ranté (SW2) boh ngahapus atanapi kalebet alat dina JTAG ranté. Siklon VE FPGA sok aya dina JTAG ranté. Tabél 2-9 daptar kadali saklar sareng pedaranana.

Tabél 2–9. JTAG Chain Control DIP Pindah

Pindah	Skematik Sinyal Ngaran	Katerangan
1	5M2210_JTAG_EN	ON: Bypass MAX V CPLD 5M2210 System Controller OFF: MAX V CPLD 5M2210 System Controller di-ranté
2	HSMC_JTAG_EN	ON: Bypass port HSMC OFF: port HSMC dina-ranté
3	FAN_FORCE_ON	ON: Aktipkeun kipas OFF: Pareuman kipas
4	DIPILIH	Ditangtayungan

Tombol Push Reset CPU
Tombol push reset CPU, CPU_RESETn (S4), mangrupa input ka Siklon VE FPGA DEV_CLRn pin sarta mangrupa I / O buka-solokan ti MAX V CPLD System Controller. Tombol push ieu mangrupikeun reset standar pikeun logika FPGA sareng CPLD. MAX V CPLD 5M2210 System Controller ogé ngajalankeun tombol push ieu salila power-on-reset (POR).

MAX V Reset Pencét Tombol
Tombol push MAX V reset, MAX_RESETn (S3), mangrupa input ka MAX V CPLD 5M2210 System Controller. Tombol push ieu mangrupikeun reset standar pikeun logika CPLD.

Tombol Push Konfigurasi Program
Tombol push konfigurasi program, PGM_CONFIG (S1), mangrupa input ka MAX V CPLD 5M2210 System Controller. Input ieu maksakeun konfigurasi ulang FPGA tina mémori lampu kilat. Lokasi dina mémori flash dumasar kana setélan ofPGM_LED [2: 0], nu dikawasa ku program pilih tombol push, PGM_SEL. Setélan anu sah kalebet PGM_LED0, PGM_LED1, atanapi PGM_LED2 dina tilu halaman dina mémori lampu kilat anu ditangtayungan pikeun desain FPGA.

Program Pilih Tombol Push
Program pilih tombol push, PGM_SEL (S2), mangrupa input ka MAX V CPLD 5M2210 System Controller. Tombol push ieu toggles PGM_LED [2: 0] runtuyan nu milih lokasi mana dina mémori flash dipaké pikeun ngonpigurasikeun FPGA. Tingal Table 2-6 pikeun PGM_LED [2:0] harti runtuyan.

Sirkuit Jam
Bagian ieu ngajelaskeun input sareng kaluaran jam dewan.

Osilator dina dewan
Papan pamekaran kalebet osilator kalayan frékuénsi 50-MHz, 100-MHz, sareng osilator anu tiasa diprogram.

Angka 2-6 nunjukkeun frékuénsi standar sadaya jam éksternal anu nuju ka papan pangembangan FPGA Cyclone VE.

Gambar 2–6. Siklon VE FPGA Development Board Jam

Tabél 2–10 daptar osilator, standar I/O na, jeung voltages diperlukeun pikeun dewan ngembangkeun.

Tabél 2–10. Osilator dina dewan

Sumber	Skematik Sinyal Ngaran	Frékuénsi	Abdi / O Standar	Siklon VE Nomer Pin FPGA	Aplikasi
U4	CLKIN_50_FPGA_TOP	50.000 MHz	Bujang Tungtung	L14	Ujung luhur jeung katuhu
	CLKIN_50_FPGA_RIGHT			P22
X3	CLK_CONFIG	100.000 MHz	2.5V CMOS	—	Konfigurasi FPGA gancang
X1 jeung U3 (panyangga)	DIFF_CLKIN_TOP_125_P	125.000 MHz	LVDS	L15	Ujung luhur jeung handap
	DIFF_CLKIN_TOP_125_N			K15
	DIFF_CLKIN_BOT_125_P			AB17
	DIFF_CLKIN_BOT_125_N			AB18

Input / Kaluaran jam kaluar-Board
Papan pamekaran ngagaduhan jam input sareng kaluaran anu tiasa disetir kana papan. Jam kaluaran tiasa diprogram kana tingkat anu béda sareng standar I/O numutkeun spésifikasi alat FPGA.

Méja 2-11 daptar input jam pikeun dewan pamekaran.

Tabél 2–11. Input jam luar dewan

Sumber	Sinyal Skéma Ngaran	Abdi / O Standar	Siklon V E Pin FPGA Jumlah	Katerangan
SMA	CLKIN_SMA_P	LVDS	—	Input ka LVDS kipas-kaluar panyangga.
	CLKIN_SMA_N	LVDS	—
Samtec HSMC	HSMA_CLK_IN0	2.5-v	AB16	Input tunggal-réngsé tina kabel atanapi papan HSMC anu dipasang.
Samtec HSMC	HSMA_CLK_IN_P1	LVDS / 2.5-V	AB14	Input LVDS tina kabel atanapi dewan HSMC anu dipasang. Bisa ogé ngarojong 2x LVTTL inputs.
	HSMA_CLK_IN_N1	LVDS / LVTTL	AC14
Samtec HSMC	HSMA_CLK_IN_P2	LVDS / LVTTL	Y15	Input LVDS tina kabel atanapi dewan HSMC anu dipasang. Bisa ogé ngarojong 2x LVTTL inputs.
	HSMA_CLK_IN_N2	LVDS / LVTTL	AA15

Méja 2-12 daptar kaluaran jam pikeun dewan pamekaran.

Tabél 2–12. Kaluaran Jam kaluar-Board

Sumber	Sinyal Skéma Ngaran	Abdi / O Standar	Siklon V E Pin FPGA Jumlah	Katerangan
Samtec HSMC	HSMA_CLK_OUT0	2.5V CMOS	AJ14	Kaluaran FPGA CMOS (atanapi GPIO)
Samtec HSMC	HSMA_CLK_OUT_P1	LVDS / 2.5V CMOS	AE22	kaluaran LVDS. Bisa ogé ngarojong 2x kaluaran CMOS.
	HSMA_CLK_OUT_N1	LVDS / 2.5V CMOS	AF23
Samtec HSMC	HSMA_CLK_OUT_P2	LVDS / 2.5V CMOS	AG23	kaluaran LVDS. Bisa ogé ngarojong 2x kaluaran CMOS.
	HSMA_CLK_OUT_N2	LVDS / 2.5V CMOS	AH22
SMA	CLKOUT_SMA	2.5V CMOS	F9	Kaluaran FPGA CMOS (atanapi GPIO)

Input / Kaluaran Pamaké Umum
Bagian ieu ngajelaskeun panganteur pamaké I/O ka FPGA, kaasup tombol push, saklar DIP, LEDs, sarta LCD karakter.

Tombol Push-Diartikeun Pamaké
Papan pamekaran kalebet tilu tombol push anu ditetepkeun ku pangguna. Kanggo inpo tentang sistem sareng tombol push reset aman, tingal "Elemen Setup" dina kaca 2–16. Referensi dewan S5, S6, S7, jeung S8 mangrupakeun tombol push pikeun ngadalikeun desain FPGA nu dimuat kana alat FPGA Cyclone VE. Lamun anjeun mencet jeung nahan saklar, pin alat disetel ka logika 0; mun anjeun ngaleupaskeun saklar, pin alat disetel ka logika 1. Aya henteu fungsi dewan-spésifik pikeun ieu tombol push pamaké umum.

Méja 2-13 daptar ngaran sinyal skéma tombol push-diartikeun pamaké jeung nomer pin Siklon VE FPGA nu pakait.

Tabél 2–13. Ngaran Sinyal Skématik sareng Fungsi Tombol Push-Diartikeun Pamaké

Papan Rujukan	Skematik Sinyal Ngaran	Siklon VE FPGA Pin Jumlah	Abdi / O Standar
S5	USER_PB0	AB12	2.5-v
S6	USER_PB1	AB13	2.5-v
S7	USER_PB2	AF13	2.5-v
S8	USER_PB3	AG12	2.5-v

Pamaké-Diartikeun DIP Pindah
rujukan dewan SW3 mangrupakeun switch DIP opat-pin. Saklar ieu ditetepkeun ku pangguna sareng nyayogikeun kontrol input FPGA tambahan. Nalika saklar dina posisi OFF, logika 1 dipilih. Nalika saklar dina posisi ON, logika 0 dipilih. Aya henteu fungsi dewan-spésifik pikeun switch ieu.

meja 2-14 daptar ngaran sinyal DIP switch skéma pamaké-diartikeun sarta pakait angka pin Siklon VE FPGA maranéhanana.

Tabél 2–14. Ngaran sareng Fungsi Sinyal DIP Didefinisikeun Pamaké

Papan Rujukan	Skematik Sinyal Ngaran	Siklon VE FPGA Pin Jumlah	Abdi / O Standar
S5	USER_PB0	AB12	2.5-v
S6	USER_PB1	AB13	2.5-v
S7	USER_PB2	AF13	2.5-v
S8	USER_PB3	AG12	2.5-v

LEDs-diartikeun pamaké
Dewan pamekaran kalebet LED anu ditetepkeun ku pangguna umum sareng HSMC. bagian ieu ngajelaskeun sakabeh LEDs-diartikeun pamaké. Pikeun inpormasi ngeunaan LED spésifik atanapi status, tingal "Elemen Status" dina kaca 2–15.

LEDs umum
rujukan dewan D28 ngaliwatan D31 opat LEDs-diartikeun pamaké. Sinyal status sareng debugging disetir ka LED tina desain anu dimuat kana Siklon VE FPGA. Nyetir logika 0 dina port I/O hurungkeun LED bari nyetir logika 1 mareuman LED. Henteu aya fungsi khusus papan pikeun LED ieu.

Méja 2-15 daptar ngaran sinyal skématik LED umum sareng nomer pin FPGA Siklon VE anu saluyu.

Tabél 2–15. Umum LED Schematic Ngaran Signal jeung Fungsi

Papan Rujukan	Skematik Ngaran Sinyal	Siklon VE FPGA Nomer Pin	Abdi / O Standar
D28	USER_LED0	AK3	2.5-v
D29	USER_LED1	AJ4	2.5-v
D30	USER_LED2	AJ5	2.5-v
D31	USER_LED3	AK6	2.5-v

HSMC LEDs
Rujukan dewan D20 sareng D21 mangrupikeun LED pikeun port HSMC. Henteu aya fungsi khusus papan pikeun LED HSMC. LEDs anu dilabélan TX na RX, sarta dimaksudkeun pikeun mintonkeun aliran data ka sareng ti daughtercards disambungkeun. LEDs didorong ku alat FPGA Cyclone VE.

Méja 2–16 daptar ngaran sinyal skéma HSMC LED jeung nomer pin Siklon VE FPGA nu pakait.

Tabél 2–16. HSMC LED Schematic Ngaran Signal jeung Fungsi

Papan Rujukan	Skematik Ngaran Sinyal	Siklon VE FPGA Pin Jumlah	Abdi / O Standar
D1	HSMC_RX_LED	AH12	2.5-v
D2	HSMC_TX_LED	AH11	2.5-v

LCD karakter
Papan pamekaran ngawengku hiji 14-pin 0.1″ pitch dual-baris lulugu nu interfaces ka 2 garis × 16 karakter Lumex karakter LCD. LCD karakter ngabogaan ngawadahan 14-pin nu mounts langsung ka header 14-pin dewan urang, ku kituna bisa gampang dipiceun pikeun aksés ka komponén handapeun tampilan. Anjeun oge bisa make lulugu pikeun debugging atawa kaperluan séjén.

meja 2-17 nyimpulkeun tugas pin LCD karakter. Ngaran sinyal sareng arahna relatif ka alat FPGA Cyclone VE.

Tabél 2–17. Tugas Pin LCD Karakter, Ngaran Sinyal Skématik, sareng Fungsi

Papan Rujukan (J14)	Ngaran Signal Schematic	Siklon VE FPGA Nomer Pin	Abdi / O Standar	Katerangan
7	LCD_DATA0	AJ7	2.5-v	beus data LCD
8	LCD_DATA1	AK7	2.5-v	beus data LCD
9	LCD_DATA2	AJ8	2.5-v	beus data LCD
10	LCD_DATA3	AK8	2.5-v	beus data LCD
11	LCD_DATA4	AF9	2.5-v	beus data LCD
12	LCD_DATA5	AG9	2.5-v	beus data LCD
13	LCD_DATA6	AH9	2.5-v	beus data LCD
14	LCD_DATA7	AJ9	2.5-v	beus data LCD

Tabél 2–17. Tugas Pin LCD Karakter, Ngaran Sinyal Skématik, sareng Fungsi

Papan Rujukan (J14)	Ngaran Signal Schematic	Siklon VE FPGA Nomer Pin	Abdi / O Standar	Katerangan
4	LCD_D_Cn	AK11	2.5-v	data LCD atawa paréntah pilih
5	LCD_WEn	AK10	2.5-v	Tulisan LCD diaktipkeun
6	LCD_CSn	AJ12	2.5-v	Pilih chip LCD

meja 2-18 daptar definisi pin LCD, sarta mangrupa excerpt tina lambar data Lumex.

Tabél 2–18. LCD Pin Watesan jeung Fungsi

Pin Jumlah	Lambang	Tingkat	Fungsi
1	VDD	—	Sasayogian tanaga	5 V
2	VSS	—		GND (0 V)
3	V0	—		Pikeun LCD drive
4	RS	H / L	Ngadaptar pilih sinyal H: Input data L: Input instruksi
5	Urang Sunda/W	H / L	H: Data dibaca (modul ka MPU) L: Tulis data (MPU ka modul)
6	E	H, H nepi ka L	Aktipkeun
7–14	DB0–DB7	H / L	Data beus-software dipilih mode 4-bit atawa 8-bit

Kanggo inpo nu langkung lengkep ihwal waktos, peta karakter, tungtunan antarbeungeut, sareng dokuméntasi anu aya hubunganana, mangga buka www.lumex.com.

Debug Lulugu
Papan pamekaran ieu kalebet dua header debug 2 × 8 pikeun tujuan debug. Rute FPGA I/Os langsung ka header pikeun nguji desain, debugging, atanapi verifikasi gancang.

Tabél 2-19 nyimpulkeun tugas pin header debug, nami sinyal, sareng pungsi.

Tabél 2–19. Tugas Pin Header Debug, Ngaran Sinyal Skématik, sareng Fungsi (Bagian 1 ti 2)

Papan Rujukan	Sinyal Skéma Ngaran	Siklon VE FPGA Nomer Pin	Abdi / O Standar	Katerangan
Debug Lulugu (J15)
1	HEADER_D0	H21	1.5-v	Sinyal tungtung tunggal pikeun tujuan debug wungkul
5	HEADER_D1	G21	1.5-v	Sinyal tungtung tunggal pikeun tujuan debug wungkul
9	HEADER_D2	G22	1.5-v	Sinyal tungtung tunggal pikeun tujuan debug wungkul
13	HEADER_D3	E26	1.5-v	Sinyal tungtung tunggal pikeun tujuan debug wungkul
4	HEADER_D4	E25	1.5-v	Sinyal tungtung tunggal pikeun tujuan debug wungkul
8	HEADER_D5	C27	1.5-v	Sinyal tungtung tunggal pikeun tujuan debug wungkul
12	HEADER_D6	C26	1.5-v	Sinyal tungtung tunggal pikeun tujuan debug wungkul

Tabél 2–19. Tugas Pin Header Debug, Ngaran Sinyal Skématik, sareng Fungsi (Bagian 2 ti 2)

Papan Rujukan	Sinyal Skéma Ngaran	Siklon VE FPGA Nomer Pin	Abdi / O Standar	Katerangan
16	HEADER_D7	B27	1.5-v	Sinyal tungtung tunggal pikeun tujuan debug wungkul
Debug Lulugu (J16)
1 jeung 2	HEADER_P0 sareng HEADER_N0	H25 jeung H26	2.5-v	Sinyal pseudo-diferensial pikeun tujuan debug wungkul
3 jeung 4	HEADER_P1 jeung HEADER_N1	P20 jeung N20	2.5-v	Sinyal pseudo-diferensial pikeun tujuan debug wungkul
7 jeung 8	HEADER_P2 sareng HEADER_N2	J22 jeung J23	2.5-v	Sinyal pseudo-diferensial pikeun tujuan debug wungkul
9 jeung 10	HEADER_P3 sareng HEADER_N3	D28 jeung D29	2.5-v	Sinyal pseudo-diferensial pikeun tujuan debug wungkul
13 jeung 14	HEADER_P4 sareng HEADER_N4	E27 jeung D27	2.5-v	Sinyal pseudo-diferensial pikeun tujuan debug wungkul
15 jeung 16	HEADER_P5 sareng HEADER_N5	H24 jeung J25	2.5-v	Sinyal pseudo-diferensial pikeun tujuan debug wungkul

Komponén jeung Interfaces
Bagian ieu ngajelaskeun palabuhan komunikasi sareng kartu antarmuka papan pangembangan relatif ka alat FPGA Cyclone VE. Papan pamekaran ngadukung palabuhan komunikasi di handap ieu:

• RS-232 Serial UART
• 10/100/1000 Ethernet
• HSMC
• USB UART

10/100/1000 Ethernet
Dewan ngembangkeun ngarojong dua 10/100/1000 base-T Ethernet ngagunakeun dua éksternal Marvell 88E1111 PHY na Altera Triple-Speed ​​Ethernet MegaCore fungsi Mac. Antarmuka PHY-to-MAC nganggo panganteur RGMII. Fungsi MAC kudu disadiakeun dina FPGA pikeun aplikasi jaringan has. Marvell 88E1111 PHY migunakeun 2.5-V jeung 1.0-V rel kakuatan sarta merlukeun jam rujukan 25-MHz disetir ti osilator dedicated. PHY interfaces kana model RJ45 kalawan magnetics internal nu bisa dipaké pikeun nyetir garis tambaga jeung lalulintas Ethernet.

angka 2-7 nembongkeun panganteur RGMII antara FPGA (MAC) jeung Marvell 88E1111 PHY.

Gambar 2–7. RGMII Interface antara FPGA (MAC) jeung Marvell 88E1111 PHY

meja 2-20 daptar tugas pin panganteur Ethernet PHY

Tabél 2–20. Tugas Ethernet PHY Pin, Ngaran Sinyal sareng Fungsi (Bagian 1 ti 3)

Papan Rujukan	Sinyal Skéma Ngaran	Siklon VE FPGA Nomer Pin	Abdi / O Standar	Katerangan
16	HEADER_D7	B27	1.5-v	Sinyal tungtung tunggal pikeun tujuan debug wungkul
Debug Lulugu (J16)
1 jeung 2	HEADER_P0 sareng HEADER_N0	H25 jeung H26	2.5-v	Sinyal pseudo-diferensial pikeun tujuan debug wungkul
3 jeung 4	HEADER_P1 jeung HEADER_N1	P20 jeung N20	2.5-v	Sinyal pseudo-diferensial pikeun tujuan debug wungkul
7 jeung 8	HEADER_P2 sareng HEADER_N2	J22 jeung J23	2.5-v	Sinyal pseudo-diferensial pikeun tujuan debug wungkul
9 jeung 10	HEADER_P3 sareng HEADER_N3	D28 jeung D29	2.5-v	Sinyal pseudo-diferensial pikeun tujuan debug wungkul
13 jeung 14	HEADER_P4 sareng HEADER_N4	E27 jeung D27	2.5-v	Sinyal pseudo-diferensial pikeun tujuan debug wungkul
15 jeung 16	HEADER_P5 sareng HEADER_N5	H24 jeung J25	2.5-v	Sinyal pseudo-diferensial pikeun tujuan debug wungkul

Tabél 2–20. Tugas Ethernet PHY Pin, Ngaran Sinyal sareng Fungsi (Bagian 2 ti 3)

Papan Rujukan	Skematik Sinyal Ngaran	Siklon VE FPGA Nomer Pin	Abdi / O Standar	Katerangan
33	ENETA_MDI_P1	—	2.5-V CMOS	panganteur gumantung média
34	ENETA_MDI_N1	—	2.5-V CMOS	panganteur gumantung média
39	ENETA_MDI_P2	—	2.5-V CMOS	panganteur gumantung média
41	ENETA_MDI_N2	—	2.5-V CMOS	panganteur gumantung média
42	ENETA_MDI_P3	—	2.5-V CMOS	panganteur gumantung média
43	ENETA_MDI_N3	—	2.5-V CMOS	panganteur gumantung média
Ethernet PHY B (U11)
8	ENETB_GTX_CLK	E28	2.5-V CMOS	125-MHz RGMII ngirimkeun jam
23	ENETB_INTN	K22	2.5-V CMOS	Beus manajemén ngaganggu
60	ENETB_LED_DUPLEX	—	2.5-V CMOS	Duplex atanapi tabrakan LED. Teu dipaké
70	ENETB_LED_DUPLEX	—	2.5-V CMOS	Duplex atanapi tabrakan LED. Teu dipaké
76	ENETB_LED_LINK10	—	2.5-V CMOS	10-Mb link LED
74	ENETB_LED_LINK100	—	2.5-V CMOS	100-Mb link LED
73	ENETB_LED_LINK1000	—	2.5-V CMOS	1000-Mb link LED
58	ENETB_LED_RX	—	2.5-V CMOS	Data RX aktip LED
69	ENETB_LED_RX	—	2.5-V CMOS	Data RX aktip LED
68	ENETB_LED_TX	—	2.5-V CMOS	TX data aktip LED
25	ENETB_MDC	A29	2.5-V CMOS	Manajemén jam data beus
24	ENETB_MDIO	L23	2.5-V CMOS	data beus manajemén
28	ENETB_RESETN	M21	2.5-V CMOS	Reset alat
2	ENETB_RX_CLK	R23	2.5-V CMOS	RGMII nampi jam
95	ENETB_RX_D0	F25	2.5-V CMOS	RGMII narima beus data
92	ENETB_RX_D1	F26	2.5-V CMOS	RGMII narima beus data
93	ENETB_RX_D2	R20	2.5-V CMOS	RGMII narima beus data
91	ENETB_RX_D3	T21	2.5-V CMOS	RGMII narima beus data
94	ENETB_RX_DV	L24	2.5-V CMOS	RGMII narima data valid
11	ENETB_TX_D0	F29	2.5-V CMOS	RGMII ngirimkeun beus data
12	ENETB_TX_D1	D30	2.5-V CMOS	RGMII ngirimkeun beus data
14	ENETB_TX_D2	C30	2.5-V CMOS	RGMII ngirimkeun beus data
16	ENETB_TX_D3	F28	2.5-V CMOS	RGMII ngirimkeun beus data
9	ENETB_TX_EN	B29	2.5-V CMOS	RGMII ngirimkeun ngaktifkeun
55	ENETB_XTAL_25MHZ	—	2.5-V CMOS	25-MHz RGMII ngirimkeun jam
29	ENETB_MDI_P0	—	2.5-V CMOS	panganteur gumantung média
31	ENETB_MDI_N0	—	2.5-V CMOS	panganteur gumantung média
33	ENETB_MDI_P1	—	2.5-V CMOS	panganteur gumantung média
34	ENETB_MDI_N1	—	2.5-V CMOS	panganteur gumantung média
39	ENETB_MDI_P2	—	2.5-V CMOS	panganteur gumantung média
41	ENETB_MDI_N2	—	2.5-V CMOS	panganteur gumantung média

Tabél 2–20. Tugas Ethernet PHY Pin, Ngaran Sinyal sareng Fungsi (Bagian 3 ti 3)

Papan Rujukan	Skematik Sinyal Ngaran	Siklon VE FPGA Nomer Pin	Abdi / O Standar	Katerangan
42	ENETB_MDI_P3	—	2.5-V CMOS	panganteur gumantung média
43	ENETB_MDI_N3	—	2.5-V CMOS	panganteur gumantung média

HSMC

• Dewan pamekaran ngadukung antarmuka HSMC. Antarbeungeut HSMC ngadukung antarmuka SPI4.2 pinuh (17 saluran LVDS), tilu jam input sareng kaluaran, ogé JTAG jeung sinyal SMB. Saluran LVDS tiasa dianggo pikeun sinyal CMOS atanapi LVDS.
• HSMC mangrupa spésifikasi kabuka Altera-dimekarkeun, nu ngidinan Anjeun pikeun dilegakeun pungsionalitas dewan ngembangkeun ngaliwatan tambahan daughtercards (HSMCs).
• Kanggo inpo nu langkung lengkep ihwal spésifikasi HSMC sapertos standar sinyal, integritas sinyal, panyambung anu cocog, sareng inpormasi mékanis, tingal manual spésifikasi High Speed ​​Mezzanine Card (HSMC).
• Konektor HSMC gaduh total 172 pin, kalebet 120 pin sinyal, 39 pin kakuatan, sareng 13 pin taneuh. Pin taneuh anu lokasina antara dua jajar sinyal jeung kakuatan pin, akting duanana salaku tameng sarta rujukan. Konektor host HSMC dumasar kana 0.5 mm-pitch QSH / kulawarga QTH tina-speed tinggi, konektor dewan-to-dewan ti Samtec. Aya tilu bank dina konektor ieu. Bank 1 geus unggal pin katilu dihapus sakumaha dipigawé dina QSH-DP / runtuyan QTH-DP. Bank 2 jeung bank 3 boga sagala pin Asezare populata sakumaha dipigawé dina QSH / runtuyan QTH. Kusabab papan pamekaran Siklon VE FPGA sanes papan transceiver, pin transceiver HSMC henteu nyambung ka alat FPGA Siklon VE.

Gambar 2–8 nembongkeun susunan bank sinyal ngeunaan tilu bank panyambungna Samtec.

Gambar 2–8. Sinyal HSMC sareng Diagram Bank

Antarbeungeut HSMC boga programmable bi-arah I / O pin nu bisa dipaké salaku 2.5-V LVCMOS, nu 3.3-V LVTTL-cocog. Pin ieu ogé tiasa dianggo salaku sababaraha standar I / O diferensial kalebet, tapi henteu diwatesan ku, LVDS, mini-LVDS, sareng RSDS dugi ka 17 saluran full-duplex.
Salaku nyatet dina High Speed ​​Mezzanine Card (HSMC) manual spésifikasi, LVDS sarta single-réngsé I / standar O ngan dijamin fungsina lamun dicampur nurutkeun boh generik single-réngsé pin-kaluar atawa generik diferensial pin-kaluar.

Tabel 2-21 daptar tugas pin panganteur HSMC, nami sinyal, sareng fungsi.

Tabél 2–21. Tugas Pin Antarmuka HSMC, Ngaran Sinyal Skématik, sareng Fungsi (Bagian 1 tina 3)

Papan Rujukan (J7)	Skematik Sinyal Ngaran	Siklon V E Pin FPGA Jumlah	Abdi / O Standar	Katerangan
33	HSMC_SDA	AB22	2.5-V CMOS	Manajemén data serial
34	HSMC_SCL	AC22	2.5-V CMOS	Manajemén jam serial
35	JTAG_TCK	AC7	2.5-V CMOS	JTAG sinyal jam
36	HSMC_JTAG_TMS	—	2.5-V CMOS	JTAG sinyal pilih mode
37	HSMC_JTAG_TDO	—	2.5-V CMOS	JTAG kaluaran data
38	JTAC_FPGA_TDO_RETIMER	—	2.5-V CMOS	JTAG asupan data
39	HSMC_CLK_OUT0	AJ14	2.5-V CMOS	Dedicated CMOS jam kaluar
40	HSMC_CLK_IN0	AB16	2.5-V CMOS	jam CMOS dedicated dina
41	HSMC_D0	AH10	2.5-V CMOS	Dedicated CMOS I/O bit 0
42	HSMC_D1	AJ10	2.5-V CMOS	Dedicated CMOS I/O bit 1
43	HSMC_D2	Y13	2.5-V CMOS	Dedicated CMOS I/O bit 2
44	HSMC_D3	AA14	2.5-V CMOS	Dedicated CMOS I/O bit 3
47	HSMC_TX_D_P0	AK27	LVDS atanapi 2.5-V	LVDS TX bit 0 atanapi CMOS bit 4
48	HSMC_RX_D_P0	Y16	LVDS atanapi 2.5-V	LVDS RX bit 0 atanapi CMOS bit 5
49	HSMC_TX_D_N0	AK28	LVDS atanapi 2.5-V	LVDS TX bit 0n atanapi CMOS bit 6
50	HSMC_RX_D_N0	AA26	LVDS atanapi 2.5-V	LVDS RX bit 0n atanapi CMOS bit 7
53	HSMC_TX_D_P1	AJ27	LVDS atanapi 2.5-V	LVDS TX bit 1 atanapi CMOS bit 8
54	HSMC_RX_D_P1	Y17	LVDS atanapi 2.5-V	LVDS RX bit 1 atanapi CMOS bit 9
55	HSMC_TX_D_N1	AK26	LVDS atanapi 2.5-V	LVDS TX bit 1n atanapi CMOS bit 10
56	HSMC_RX_D_N1	Y18	LVDS atanapi 2.5-V	LVDS RX bit 1n atanapi CMOS bit 11
59	HSMC_TX_D_P2	AG26	LVDS atanapi 2.5-V	LVDS TX bit 2 atanapi CMOS bit 12
60	HSMC_RX_D_P2	AA18	LVDS atanapi 2.5-V	LVDS RX bit 2 atanapi CMOS bit 13
61	HSMC_TX_D_N2	AH26	LVDS atanapi 2.5-V	LVDS TX bit 2n atanapi CMOS bit 14
62	HSMC_RX_D_N2	AA19	LVDS atanapi 2.5-V	LVDS RX bit 2n atanapi CMOS bit 15
65	HSMC_TX_D_P3	AJ25	LVDS atanapi 2.5-V	LVDS TX bit 3 atanapi CMOS bit 16
66	HSMC_RX_D_P3	Y20	LVDS atanapi 2.5-V	LVDS RX bit 3 atanapi CMOS bit 17
67	HSMC_TX_D_N3	AK25	LVDS atanapi 2.5-V	LVDS TX bit 3n atanapi CMOS bit 18
68	HSMC_RX_D_N3	AA20	LVDS atanapi 2.5-V	LVDS RX bit 3n atanapi CMOS bit 19
71	HSMC_TX_D_P4	AH24	LVDS atanapi 2.5-V	LVDS TX bit 4 atanapi CMOS bit 20

Tabél 2–21. Tugas Pin Antarmuka HSMC, Ngaran Sinyal Skématik, sareng Fungsi (Bagian 2 tina 3)

Papan Rujukan (J7)	Skematik Sinyal Ngaran	Siklon V E Pin FPGA Jumlah	Abdi / O Standar	Katerangan
72	HSMC_RX_D_P4	AA21	LVDS atanapi 2.5-V	LVDS RX bit 4 atanapi CMOS bit 21
73	HSMC_TX_D_N4	AJ24	LVDS atanapi 2.5-V	LVDS TX bit 4n atanapi CMOS bit 22
74	HSMC_RX_D_N4	AB21	LVDS atanapi 2.5-V	LVDS RX bit 4n atanapi CMOS bit 23
77	HSMC_TX_D_P5	AH21	LVDS atanapi 2.5-V	LVDS TX bit 5 atanapi CMOS bit 24
78	HSMC_RX_D_P5	AB19	LVDS atanapi 2.5-V	LVDS RX bit 5 atanapi CMOS bit 25
79	HSMC_TX_D_N5	AJ22	LVDS atanapi 2.5-V	LVDS TX bit 5n atanapi CMOS bit 26
80	HSMC_RX_D_N5	AC19	LVDS atanapi 2.5-V	LVDS RX bit 5n atanapi CMOS bit 27
83	HSMC_TX_D_P6	AJ23	LVDS atanapi 2.5-V	LVDS TX bit 6 atanapi CMOS bit 28
84	HSMC_RX_D_P6	AC21	LVDS atanapi 2.5-V	LVDS RX bit 6 atanapi CMOS bit 29
85	HSMC_TX_D_N6	AK23	LVDS atanapi 2.5-V	LVDS TX bit 6n atanapi CMOS bit 30
86	HSMC_RX_D_N6	AD20	LVDS atanapi 2.5-V	LVDS RX bit 6n atanapi CMOS bit 31
89	HSMC_TX_D_P7	AK21	LVDS atanapi 2.5-V	LVDS TX bit 7 atanapi CMOS bit 32
90	HSMC_RX_D_P7	AD19	LVDS atanapi 2.5-V	LVDS RX bit 7 atanapi CMOS bit 33
91	HSMC_TX_D_N7	AK22	LVDS atanapi 2.5-V	LVDS TX bit 7n atanapi CMOS bit 34
92	HSMC_RX_D_N7	AE20	LVDS atanapi 2.5-V	LVDS RX bit 7n atanapi CMOS bit 35
95	HSMC_CLK_OUT_P1	AE22	LVDS atanapi 2.5-V	LVDS atanapi CMOS clock out 1 atanapi CMOS bit 36
96	HSMC_CLK_IN_P1	AB14	LVDS atanapi 2.5-V	LVDS atanapi CMOS jam dina 1 atanapi CMOS bit 37
97	HSMC_CLK_OUT_N1	AF23	LVDS atanapi 2.5-V	LVDS atanapi CMOS clock out 1 atanapi CMOS bit 38
98	HSMC_CLK_IN_N1	AC14	LVDS atanapi 2.5-V	LVDS atanapi CMOS jam dina 1 atanapi CMOS bit 39
101	HSMC_TX_D_P8	AJ20	LVDS atanapi 2.5-V	LVDS TX bit 8 atanapi CMOS bit 40
102	HSMC_RX_D_P8	AF21	LVDS atanapi 2.5-V	LVDS RX bit 8 atanapi CMOS bit 41
103	HSMC_TX_D_N8	AK20	LVDS atanapi 2.5-V	LVDS TX bit 8n atanapi CMOS bit 42
104	HSMC_RX_D_N8	AG22	LVDS atanapi 2.5-V	LVDS RX bit 8n atanapi CMOS bit 43
107	HSMC_TX_D_P9	AJ19	LVDS atanapi 2.5-V	LVDS TX bit 9 atanapi CMOS bit 44
108	HSMC_RX_D_P9	AF20	LVDS atanapi 2.5-V	LVDS RX bit 9 atanapi CMOS bit 45
109	HSMC_TX_D_N9	AK18	LVDS atanapi 2.5-V	LVDS TX bit 9n atanapi CMOS bit 46
110	HSMC_RX_D_N9	AG21	LVDS atanapi 2.5-V	LVDS RX bit 9n atanapi CMOS bit 47
113	HSMC_TX_D_P10	AJ17	LVDS atanapi 2.5-V	LVDS TX bit 10 atanapi CMOS bit 48
114	HSMC_RX_D_P10	AF18	LVDS atanapi 2.5-V	LVDS RX bit 10 atanapi CMOS bit 49
115	HSMC_TX_D_N10	AJ18	LVDS atanapi 2.5-V	LVDS TX bit 10n atanapi CMOS bit 50
116	HSMC_RX_D_N10	AF19	LVDS atanapi 2.5-V	LVDS RX bit 10n atanapi CMOS bit 51
119	HSMC_TX_D_P11	AK25	LVDS atanapi 2.5-V	LVDS TX bit 11 atanapi CMOS bit 52
120	HSMC_RX_D_P11	AG18	LVDS atanapi 2.5-V	LVDS RX bit 11 atanapi CMOS bit 53
121	HSMC_TX_D_N11	AG24	LVDS atanapi 2.5-V	LVDS TX bit 11n atanapi CMOS bit 54
122	HSMC_RX_D_N11	AG19	LVDS atanapi 2.5-V	LVDS RX bit 11n atanapi CMOS bit 55
125	HSMC_TX_D_P12	AH19	LVDS atanapi 2.5-V	LVDS TX bit 12 atanapi CMOS bit 56
126	HSMC_RX_D_P12	AK16	LVDS atanapi 2.5-V	LVDS RX bit 12 atanapi CMOS bit 57
127	HSMC_TX_D_N12	AH20	LVDS atanapi 2.5-V	LVDS TX bit 12n atanapi CMOS bit 58

Tabél 2–21. Tugas Pin Antarmuka HSMC, Ngaran Sinyal Skématik, sareng Fungsi (Bagian 3 tina 3)

Papan Rujukan (J7)	Skematik Sinyal Ngaran	Siklon V E Pin FPGA Jumlah	Abdi / O Standar	Katerangan
128	HSMC_RX_D_N12	AK17	LVDS atanapi 2.5-V	LVDS RX bit 12n atanapi CMOS bit 59
131	HSMC_TX_D_P13	AG17	LVDS atanapi 2.5-V	LVDS TX bit 13 atanapi CMOS bit 60
132	HSMC_RX_D_P13	AF16	LVDS atanapi 2.5-V	LVDS RX bit 13 atanapi CMOS bit 61
133	HSMC_TX_D_N13	AH17	LVDS atanapi 2.5-V	LVDS TX bit 13n atanapi CMOS bit 62
134	HSMC_RX_D_N13	AG16	LVDS atanapi 2.5-V	LVDS RX bit 13n atanapi CMOS bit 63
137	HSMC_TX_D_P14	AJ15	LVDS atanapi 2.5-V	LVDS TX bit 14 atanapi CMOS bit 64
138	HSMC_RX_D_P14	AE16	LVDS atanapi 2.5-V	LVDS RX bit 14 atanapi CMOS bit 65
139	HSMC_TX_D_N14	AK15	LVDS atanapi 2.5-V	LVDS TX bit 14n atanapi CMOS bit 66
140	HSMC_RX_D_N14	AF15	LVDS atanapi 2.5-V	LVDS RX bit 14n atanapi CMOS bit 67
143	HSMC_TX_D_P15	AH14	LVDS atanapi 2.5-V	LVDS TX bit 15 atanapi CMOS bit 68
144	HSMC_RX_D_P15	AD17	LVDS atanapi 2.5-V	LVDS RX bit 15 atanapi CMOS bit 69
145	HSMC_TX_D_N15	AH15	LVDS atanapi 2.5-V	LVDS TX bit 15n atanapi CMOS bit 70
146	HSMC_RX_D_N15	AE17	LVDS atanapi 2.5-V	LVDS RX bit 15n atanapi CMOS bit 71
149	HSMC_TX_D_P16	AE15	LVDS atanapi 2.5-V	LVDS TX bit 16 atanapi CMOS bit 72
150	HSMC_RX_D_P16	AD18	LVDS atanapi 2.5-V	LVDS RX bit 16 atanapi CMOS bit 73
151	HSMC_TX_D_N16	AF14	LVDS atanapi 2.5-V	LVDS TX bit 16n atanapi CMOS bit 74
152	HSMC_RX_D_N16	AE18	LVDS atanapi 2.5-V	LVDS RX bit 16n atanapi CMOS bit 75
155	HSMC_CLK_OUT_P2	AG23	LVDS atanapi 2.5-V	LVDS atanapi CMOS clock out 2 atanapi CMOS bit 76
156	HSMC_CLK_IN_P2	Y15	LVDS atanapi 2.5-V	LVDS atanapi CMOS jam dina 2 atanapi CMOS bit 77
157	HSMC_CLK_OUT_N2	AH22	LVDS atanapi 2.5-V	LVDS atanapi CMOS clock out 2 atanapi CMOS bit 78
158	HSMC_CLK_IN_N2	AA15	LVDS atanapi 2.5-V	LVDS atanapi CMOS jam dina 2 atanapi CMOS bit 79
160	HSMC_PRSNTn	AK5	2.5-V CMOS	HSMC port ayana ngadeteksi

RS-232 Serial UART
A konektor DSUB 9-pin bikang angled sapanjang ku RS-232 transceiver ngarojong nyadiakeun rojongan pikeun ngalaksanakeun RS-232 saluran serial UART baku dina dewan ieu. Panyambungna boga pinouts sarua salaku alat terminal data sarta merlukeun ukur kabel baku (euweuh null modem diperlukeun pikeun panganteur PC). A panyangga tingkat-shifting dedicated dipaké pikeun narjamahkeun antara tingkat LVTTL jeung RS-232. rujukan dewan D23 na D24 mangrupakeun serial UART LEDs nu nyaangan pikeun nunjukkeun aktivitas RX na TX.

Méja 2-24 daptar tugas pin UART serial RS-232, nami sinyal, sareng fungsina.

Ngaran sinyal jeung tipe relatif ka Siklon VE FPGA dina watesan I / O setting jeung arah.

Tabél 2–22. RS-232 Serial UART Ngaran Sinyal Schematic jeung Fungsi

Papan Rujukan (U20)	Skematik Sinyal Ngaran	Siklon VE FPGA Nomer Pin	Abdi / O Standar	Katerangan
14	UART_TXD	AB9	3.3-v	Kirimkeun data
15	UART_RTS	AH6	3.3-v	Pamundut pikeun ngirim

Tabél 2–22. RS-232 Serial UART Ngaran Sinyal Schematic jeung Fungsi

Papan Rujukan (U20)	Skematik Sinyal Ngaran	Siklon VE FPGA Nomer Pin	Abdi / O Standar	Katerangan
16	UART_RXD	AG6	3.3-v	Nampi data
13	UART_CTS	AF8	3.3-v	Jelas pikeun ngirim

USB-UART
Dewan pamekaran ngadukung antarmuka UART ngalangkungan konektor USB nganggo sasak Silicon Labs CP2104 USB-to-UART. Pikeun mempermudah komunikasi host sareng CP2104, anjeun kedah nganggo supir USB-to-UART Bridge Virtual COM Port (VCP).

Panggerak VCP sayogi di: www.silabs.com/products/mcu/Pages/USBtoUARTBridgeVCPDrivers.aspx

Tabél 2–23 daptar tugas pin USB-UART, ngaran sinyal, jeung pungsi. Ngaran sinyal jeung tipe relatif ka Siklon VE FPGA dina watesan I / O setting jeung arah

Tabél 2–23. USB-UART Ngaran Sinyal Schematic jeung Fungsi

Papan Rujukan (U20)	Skematik Sinyal Ngaran	Siklon VE FPGA Nomer Pin	Abdi / O Standar	Katerangan
1	USB_UART_RI	AD12	2.5-v	Input kontrol indikator ring (aktip rendah)
24	USB_UART_DCD	AD13	2.5-v	Pamawa data ngadeteksi input kontrol (aktif low)
22	USB_UART_DSR	V12	2.5-v	Set data input kontrol siap (aktif low)
21	USB_UART_RXD	AF10	2.5-v	Input data Asynchronous (UART nampi)
19	USB_UART_RTS	AE12	2.5-v	Siap ngirim kaluaran kontrol (aktif low)
12	USB_UART_GPIO2	AE13	2.5-v	Input atanapi kaluaran anu tiasa dikonfigurasi ku pangguna.
23	USB_UART_DTR	AE10	2.5-v	terminal data kaluaran kontrol siap (aktip low)
20	USB_UART_TXD	W12	2.5-v	Kaluaran data Asynchronous (UART transmit)
18	USB_UART_CTS	AJ1	2.5-v	Hapus pikeun ngirim input kontrol (aktif low)
15	USB_UART_SUSPENDn	—	2.5-v	Pin logika low nalika CP2104 aya dina kaayaan ditunda USB.
17	USB_UART_SUSPEND	—	2.5-v	Pin logika luhur nalika CP2104 dina kaayaan gantung USB.
9	USB_UART_RSTn	—	2.5-v	Reset alat

Mémori
Bagian ieu ngajelaskeun dukungan antarmuka mémori papan pamekaran sareng ogé nami sinyalna, jinis, sareng konektipitasna relatif ka FPGA Siklon VE. Papan pamekaran ngagaduhan antarmuka mémori di handap ieu:

• DDR3 SDRAM
• LPDDR2 SDRAM
• EEPROM
• SRAM sinkron
• Flash sinkron

Kanggo inpo nu langkung lengkep ihwal panganteur mémori, tingal dokumén di handap ieu:

• Bagian Analisis Timing dina Buku Panduan Interface Mémori éksternal.
• Bagian DDR, DDR2, sarta DDR3 SDRAM Desain Tutorial dina Buku Panduan Interface Mémori éksternal.

DDR3 SDRAM

• Dewan pamekaran ngarojong dua 16Mx16x8 sareng dua 16Mx8x8 DDR3 SDRAM interfaces pikeun aksés mémori sequential-speed tinggi pisan.
• Beus data 32-bit diwangun ku dua alat x16 nganggo antarmuka pangendali mémori lemes (SMC). Kalawan SMC, panganteur memori ieu jalan dina frékuénsi target 300 MHz pikeun rubakpita teoritis maksimum leuwih 9.6 Gbps. Frékuénsi maksimum pikeun alat DDR3 ieu nyaéta 800 MHz kalayan latén CAS 11.
• Tabel 2-24 daptar tugas pin DDR3, nami sinyal, sareng fungsi. Ngaran sinyal jeung tipe relatif ka Siklon VE FPGA dina watesan I / O setting jeung arah.

Tabél 2–24. Tugas Pin Alat DDR3, Ngaran Sinyal Skématik, sareng Fungsi (Bagian 1 ti 4)

Papan Rujukan	Skematik Sinyal Ngaran	Siklon VE FPGA Nomer Pin	Abdi / O Standar	Katerangan
DDR3 x16 (U8)
N3	DDR3_A0	A16	1.5-V SSTL Kelas I	Alamat beus
P7	DDR3_A1	G23	1.5-V SSTL Kelas I	Alamat beus
P3	DDR3_A2	E21	1.5-V SSTL Kelas I	Alamat beus
N2	DDR3_A3	E22	1.5-V SSTL Kelas I	Alamat beus
P8	DDR3_A4	A20	1.5-V SSTL Kelas I	Alamat beus
P2	DDR3_A5	A26	1.5-V SSTL Kelas I	Alamat beus
R8	DDR3_A6	A15	1.5-V SSTL Kelas I	Alamat beus
R2	DDR3_A7	B26	1.5-V SSTL Kelas I	Alamat beus
T8	DDR3_A8	H17	1.5-V SSTL Kelas I	Alamat beus
R3	DDR3_A9	D14	1.5-V SSTL Kelas I	Alamat beus
L7	DDR3_A10	E23	1.5-V SSTL Kelas I	Alamat beus

Tabél 2–24. Tugas Pin Alat DDR3, Ngaran Sinyal Skématik, sareng Fungsi (Bagian 2 ti 4)

Papan Rujukan	Skematik Sinyal Ngaran	Siklon VE FPGA Nomer Pin	Abdi / O Standar	Katerangan
R7	DDR3_A11	E20	1.5-V SSTL Kelas I	Alamat beus
N7	DDR3_A12	C25	1.5-V SSTL Kelas I	Alamat beus
T3	DDR3_A13	B13	1.5-V SSTL Kelas I	Alamat beus
M2	DDR3_BA0	J18	1.5-V SSTL Kelas I	beus alamat bank
N8	DDR3_BA1	F20	1.5-V SSTL Kelas I	beus alamat bank
M3	DDR3_BA2	D19	1.5-V SSTL Kelas I	beus alamat bank
K3	DDR3_CASN	L20	1.5-V SSTL Kelas I	Pilih alamat baris
K9	DDR3_CKE	C11	1.5-V SSTL Kelas I	Pilih alamat kolom
J7	DDR3_CLK_P	J20	Diferensial 1.5-V SSTL Kelas I	jam kaluaran diferensial
K7	DDR3_CLK_N	H20	Diferensial 1.5-V SSTL Kelas I	jam kaluaran diferensial
L2	DDR3_CSN	G17	1.5-V SSTL Kelas I	Pilih chip
E7	DDR3_DM0	D23	1.5-V SSTL Kelas I	Tulis jalur mask byte
D3	DDR3_DM1	D18	1.5-V SSTL Kelas I	Tulis jalur mask byte
E3	DDR3_DQ0	A25	1.5-V SSTL Kelas I	Data bus byte jalur 0
H8	DDR3_DQ1	D22	1.5-V SSTL Kelas I	Data bus byte jalur 0
F7	DDR3_DQ2	C21	1.5-V SSTL Kelas I	Data bus byte jalur 0
H7	DDR3_DQ3	C19	1.5-V SSTL Kelas I	Data bus byte jalur 0
F2	DDR3_DQ4	C20	1.5-V SSTL Kelas I	Data bus byte jalur 0
G2	DDR3_DQ5	C22	1.5-V SSTL Kelas I	Data bus byte jalur 0
F8	DDR3_DQ6	D25	1.5-V SSTL Kelas I	Data bus byte jalur 0
H3	DDR3_DQ7	D20	1.5-V SSTL Kelas I	Data bus byte jalur 0
A7	DDR3_DQ8	B24	1.5-V SSTL Kelas I	Data bus byte jalur 1
C3	DDR3_DQ9	A21	1.5-V SSTL Kelas I	Data bus byte jalur 1
A3	DDR3_DQ10	B21	1.5-V SSTL Kelas I	Data bus byte jalur 1
D7	DDR3_DQ11	F19	1.5-V SSTL Kelas I	Data bus byte jalur 1
A2	DDR3_DQ12	C24	1.5-V SSTL Kelas I	Data bus byte jalur 1
C2	DDR3_DQ13	B23	1.5-V SSTL Kelas I	Data bus byte jalur 1
B8	DDR3_DQ14	E18	1.5-V SSTL Kelas I	Data bus byte jalur 1
C8	DDR3_DQ15	A23	1.5-V SSTL Kelas I	Data bus byte jalur 1
F3	DDR3_DQS_P0	K20	Diferensial 1.5-V SSTL Kelas I	Data strobe P byte jalur 0
G3	DDR3_DQS_N0	J19	Diferensial 1.5-V SSTL Kelas I	Data strobe N byte jalur 0
C7	DDR3_DQS_P1	L18	Diferensial 1.5-V SSTL Kelas I	Data strobe P byte jalur 1
B7	DDR3_DQS_N1	K18	Diferensial 1.5-V SSTL Kelas I	Data strobe N byte jalur 1
K1	DDR3_ODT	H19	1.5-V SSTL Kelas I	Aktipkeun terminasi on-die

Tabél 2–24. Tugas Pin Alat DDR3, Ngaran Sinyal Skématik, sareng Fungsi (Bagian 3 ti 4)

Papan Rujukan	Skematik Sinyal Ngaran	Siklon VE FPGA Nomer Pin	Abdi / O Standar	Katerangan
J3	DDR3_RASN	A24	1.5-V SSTL Kelas I	Pilih alamat baris
T2	DDR3_RESETN	L19	1.5-V SSTL Kelas I	Reset
L3	DDR3_WEN	B22	1.5-V SSTL Kelas I	Tulis Aktipkeun
L8	DDR3_ZQ01	—	1.5-V SSTL Kelas I	ZQ impedansi calibration
DDR3 x16 (U7)
N3	DDR3_A0	A16	1.5-V SSTL Kelas I	Alamat beus
P7	DDR3_A1	G23	1.5-V SSTL Kelas I	Alamat beus
P3	DDR3_A2	E21	1.5-V SSTL Kelas I	Alamat beus
N2	DDR3_A3	E22	1.5-V SSTL Kelas I	Alamat beus
P8	DDR3_A4	A20	1.5-V SSTL Kelas I	Alamat beus
P2	DDR3_A5	A26	1.5-V SSTL Kelas I	Alamat beus
R8	DDR3_A6	A15	1.5-V SSTL Kelas I	Alamat beus
R2	DDR3_A7	B26	1.5-V SSTL Kelas I	Alamat beus
T8	DDR3_A8	H17	1.5-V SSTL Kelas I	Alamat beus
R3	DDR3_A9	D14	1.5-V SSTL Kelas I	Alamat beus
L7	DDR3_A10	E23	1.5-V SSTL Kelas I	Alamat beus
R7	DDR3_A11	E20	1.5-V SSTL Kelas I	Alamat beus
N7	DDR3_A12	C25	1.5-V SSTL Kelas I	Alamat beus
T3	DDR3_A13	B13	1.5-V SSTL Kelas I	Alamat beus
M2	DDR3_BA0	J18	1.5-V SSTL Kelas I	beus alamat bank
N8	DDR3_BA1	F20	1.5-V SSTL Kelas I	beus alamat bank
M3	DDR3_BA2	D19	1.5-V SSTL Kelas I	beus alamat bank
K3	DDR3_CASN	L20	1.5-V SSTL Kelas I	Pilih alamat baris
K9	DDR3_CKE	AK18	1.5-V SSTL Kelas I	Pilih alamat kolom
K7	DDR3_CLK_P	J20	1.5-V SSTL Kelas I	jam kaluaran diferensial
J7	DDR3_CLK_N	H20	1.5-V SSTL Kelas I	jam kaluaran diferensial
L2	DDR3_CSN	G17	1.5-V SSTL Kelas I	Pilih chip
E7	DDR3_DM2	A19	1.5-V SSTL Kelas I	Tulis jalur mask byte
D3	DDR3_DM3	B14	1.5-V SSTL Kelas I	Tulis jalur mask byte
F2	DDR3_DQ16	G18	1.5-V SSTL Kelas I	Data bus byte jalur 2
F8	DDR3_DQ17	B18	1.5-V SSTL Kelas I	Data bus byte jalur 2
E3	DDR3_DQ18	A18	1.5-V SSTL Kelas I	Data bus byte jalur 2
F7	DDR3_DQ19	F18	1.5-V SSTL Kelas I	Data bus byte jalur 2
H3	DDR3_DQ20	C14	1.5-V SSTL Kelas I	Data bus byte jalur 2
G2	DDR3_DQ21	C17	1.5-V SSTL Kelas I	Data bus byte jalur 2
H7	DDR3_DQ22	B17	1.5-V SSTL Kelas I	Data bus byte jalur 2
H8	DDR3_DQ23	B19	1.5-V SSTL Kelas I	Data bus byte jalur 2
A2	DDR3_DQ24	C15	1.5-V SSTL Kelas I	Data bus byte jalur 3

Tabél 2–24. Tugas Pin Alat DDR3, Ngaran Sinyal Skématik, sareng Fungsi (Bagian 4 ti 4)

Papan Rujukan	Skematik Sinyal Ngaran	Siklon VE FPGA Nomer Pin	Abdi / O Standar	Katerangan
C2	DDR3_DQ25	D17	1.5-V SSTL Kelas I	Data bus byte jalur 3
D7	DDR3_DQ26	C12	1.5-V SSTL Kelas I	Data bus byte jalur 3
A7	DDR3_DQ27	E17	1.5-V SSTL Kelas I	Data bus byte jalur 3
A3	DDR3_DQ28	C16	1.5-V SSTL Kelas I	Data bus byte jalur 3
C3	DDR3_DQ29	A14	1.5-V SSTL Kelas I	Data bus byte jalur 3
B8	DDR3_DQ30	D12	1.5-V SSTL Kelas I	Data bus byte jalur 3
C8	DDR3_DQ31	A13	1.5-V SSTL Kelas I	Data bus byte jalur 3
F3	DDR3_DQS_P2	K16	Diferensial 1.5-V SSTL Kelas I	Data strobe P byte jalur 2
G3	DDR3_DQS_N2	L16	Diferensial 1.5-V SSTL Kelas I	Data strobe N byte jalur 2
C7	DDR3_DQS_P3	K17	Diferensial 1.5-V SSTL Kelas I	Data strobe P byte jalur 3
B7	DDR3_DQS_N3	J17	Diferensial 1.5-V SSTL Kelas I	Data strobe N byte jalur 3
K1	DDR3_ODT	H19	1.5-V SSTL Kelas I	Aktipkeun terminasi on-die
J3	DDR3_RASN	A24	1.5-V SSTL Kelas I	Pilih alamat baris
T2	DDR3_RESETN	L19	1.5-V SSTL Kelas I	Reset
L3	DDR3_WEN	B22	1.5-V SSTL Kelas I	Tulis Aktipkeun
L8	DDR3_ZQ2	—	1.5-V SSTL Kelas I	ZQ impedansi calibration

LPDDR2 SDRAM
LPDDR2 mangrupakeun low-daya alat DDR2 SDRAM mobile anu beroperasi dina 1.2 V. panganteur ieu nyambung ka horizontal I / O bank dina ujung luhur alat FPGA.
Laju alat nyaéta 300 MHz. Ngan konfigurasi x16 dipaké sanajan LPDDR2 SDRAM on dewan mangrupakeun alat x32.
Tabel 2-25 daptar tugas pin LPDDR2 SDRAM, nami sinyal, sareng fungsina.
Ngaran sinyal jeung tipe relatif ka Siklon VE FPGA dina watesan I / O setting jeung arah.

Tabél 2–25. LPDDR2 SDRAM Ngaran Signal Schematic jeung Fungsi

Papan Rujukan (U9)	Skematik Sinyal Ngaran	Siklon VE Nomer Pin FPGA	Abdi / O Standar	Katerangan
AC6	LPDDR2_CA0	Y30	1.2-V HSUL	Alamat beus
AB6	LPDDR2_CA1	T30	1.2-V HSUL	Alamat beus
AC7	LPDDR2_CA2	W29	1.2-V HSUL	Alamat beus
AB8	LPDDR2_CA3	AB29	1.2-V HSUL	Alamat beus
AB9	LPDDR2_CA4	W30	1.2-V HSUL	Alamat beus
W1	LPDDR2_CA5	U29	1.2-V HSUL	Alamat beus
V2	LPDDR2_CA6	AC30	1.2-V HSUL	Alamat beus
U1	LPDDR2_CA7	R30	1.2-V HSUL	Alamat beus

Tabél 2–25. LPDDR2 SDRAM Ngaran Signal Schematic jeung Fungsi

Papan Rujukan (U9)	Skematik Sinyal Ngaran	Siklon VE Nomer Pin FPGA	Abdi / O Standar	Katerangan
T2	LPDDR2_CA8	T28	1.2-V HSUL	Alamat beus
T1	LPDDR2_CA9	T25	1.2-V HSUL	Alamat beus
Y2	LPDDR2_CK	V21	Diferensial 1.2-V HSUL	Jam kaluaran diferensial P
Y1	LPDDR2_CKN	V22	Diferensial 1.2-V HSUL	Jam kaluaran diferensial N
AC3	LPDDR2_CKE	T29	1.2-V HSUL	Aktipkeun jam
AB3	LPDDR2_CSN	R26	1.2-V HSUL	Pilih chip
N23	LPDDR2_DM0	AG29	1.2-V HSUL	Topeng data
L23	LPDDR2_DM1	AB27	1.2-V HSUL	Topeng data
AB20	LPDDR2_DM2	—	1.2-V HSUL	Topeng data
B20	LPDDR2_DM3	—	1.2-V HSUL	Topeng data
AA23	LPDDR2_DQ0	AG28	1.2-V HSUL	Data bus byte jalur 0
Y22	LPDDR2_DQ1	AH30	1.2-V HSUL	Data bus byte jalur 0
W22	LPDDR2_DQ2	AA28	1.2-V HSUL	Data bus byte jalur 0
W23	LPDDR2_DQ3	AH29	1.2-V HSUL	Data bus byte jalur 0
V23	LPDDR2_DQ4	Y28	1.2-V HSUL	Data bus byte jalur 0
U22	LPDDR2_DQ5	AE30	1.2-V HSUL	Data bus byte jalur 0
T22	LPDDR2_DQ6	AJ28	1.2-V HSUL	Data bus byte jalur 0
T23	LPDDR2_DQ7	AD30	1.2-V HSUL	Data bus byte jalur 0
H22	LPDDR2_DQ8	AC29	1.2-V HSUL	Data bus byte jalur 1
H23	LPDDR2_DQ9	AF30	1.2-V HSUL	Data bus byte jalur 1
G23	LPDDR2_DQ10	AA30	1.2-V HSUL	Data bus byte jalur 1
F22	LPDDR2_DQ11	AE28	1.2-V HSUL	Data bus byte jalur 1
E22	LPDDR2_DQ12	AF29	1.2-V HSUL	Data bus byte jalur 1
E23	LPDDR2_DQ13	AD28	1.2-V HSUL	Data bus byte jalur 1
D23	LPDDR2_DQ14	V27	1.2-V HSUL	Data bus byte jalur 1
C22	LPDDR2_DQ15	W28	1.2-V HSUL	Data bus byte jalur 1
AB12	LPDDR2_DQ16	—	1.2-V HSUL	Data bus byte jalur 2
AC13	LPDDR2_DQ17	—	1.2-V HSUL	Data bus byte jalur 2
AB14	LPDDR2_DQ18	—	1.2-V HSUL	Data bus byte jalur 2
AC14	LPDDR2_DQ19	—	1.2-V HSUL	Data bus byte jalur 2
AB15	LPDDR2_DQ20	—	1.2-V HSUL	Data bus byte jalur 2
AC16	LPDDR2_DQ21	—	1.2-V HSUL	Data bus byte jalur 2
AB17	LPDDR2_DQ22	—	1.2-V HSUL	Data bus byte jalur 2
AC17	LPDDR2_DQ23	—	1.2-V HSUL	Data bus byte jalur 2
B17	LPDDR2_DQ24	—	1.2-V HSUL	Data bus byte jalur 3
A17	LPDDR2_DQ25	—	1.2-V HSUL	Data bus byte jalur 3
A16	LPDDR2_DQ26	—	1.2-V HSUL	Data bus byte jalur 3
B15	LPDDR2_DQ27	—	1.2-V HSUL	Data bus byte jalur 3
B14	LPDDR2_DQ28	—	1.2-V HSUL	Data bus byte jalur 3

Tabél 2–25. LPDDR2 SDRAM Ngaran Signal Schematic jeung Fungsi

Papan Rujukan (U9)	Skematik Sinyal Ngaran	Siklon VE Nomer Pin FPGA	Abdi / O Standar	Katerangan
A14	LPDDR2_DQ29	—	1.2-V HSUL	Data bus byte jalur 3
A13	LPDDR2_DQ30	—	1.2-V HSUL	Data bus byte jalur 3
B12	LPDDR2_DQ31	—	1.2-V HSUL	Data bus byte jalur 3
R23	LPDDR2_DQS0	V26	Diferensial 1.2-V HSUL	Data strobe P byte jalur 0
P22	LPDDR2_DQSN0	U26	Diferensial 1.2-V HSUL	Data strobe N byte jalur 0
J22	LPDDR2_DQS1	U27	Diferensial 1.2-V HSUL	Data strobe P byte jalur 1
K23	LPDDR2_DQSN1	U28	Diferensial 1.2-V HSUL	Data strobe N byte jalur 1
AB18	LPDDR2_DQS2	—	Diferensial 1.2-V HSUL	Data strobe P byte jalur 2
AC19	LPDDR2_DQSN2	—	Diferensial 1.2-V HSUL	Data strobe N byte jalur 2
B18	LPDDR2_DQS3	—	Diferensial 1.2-V HSUL	Data strobe P byte jalur 3
A19	LPDDR2_DQSN4	—	Diferensial 1.2-V HSUL	Data strobe N byte jalur 3
P1	LPDDR2_ZQ	—	1.2-v	ZQ impedansi calibration

EEPROM
Papan ieu kalebet alat EEPROM 64-Kb. alat ieu boga 2-kawat serial panganteur beus I2C.
Tabel 2-26 daptar tugas pin EEPROM, nami sinyal, sareng fungsi. Ngaran sinyal jeung tipe relatif ka Siklon VE FPGA dina watesan I / O setting jeung arah.

Tabél 2–26. EEPROM Schematic Ngaran Signal jeung Fungsi

Papan Rujukan (U12)	Skematik Sinyal Ngaran	Siklon VE FPGA Nomer Pin	Abdi / O Standar	Katerangan
1	EEPROM_A0	—	3.3-v	Alamat Chip
2	EEPROM_A1	—	3.3-v	Alamat Chip
3	EEPROM_A2	—	3.3-v	Alamat Chip
5	EEPROM_SDA	AH7	3.3-v	Alamat serial atanapi data
6	EEPROM_SCL	AG7	3.3-v	jam séri
7	EEPROM_WP	—	3.3-v	Tulis ngajaga input

SRAM sinkron
Dewan pamekaran ngadukung SRAM sinkron standar 18-Mb pikeun instruksi sareng neundeun data kalayan kamampuan aksés acak low-latency. Alatna gaduh antarmuka 1024K x 18-bit. Alat ieu mangrupa bagian tina beus FSM dibagikeun nu nyambung ka memori flash, SRAM, sarta MAX V CPLD 5M2210 System Controller. Laju alat nyaeta 250 MHz single-data-rate. Henteu aya laju minimum pikeun alat ieu. The téoritis rubakpita panganteur ieu 4 Gbps pikeun bursts kontinyu. Latensi baca pikeun alamat naon waé nyaéta dua jam sedengkeun latén nulis nyaéta hiji jam.

Tabel 2-27 daptar tugas pin SSRAM, nami sinyal, sareng fungsina.

Tabél 2–27. Tugas Pin SSRAM, Ngaran Sinyal Skématik, sareng Fungsi (Bagian 1 ti 2)

Papan Rujukan (U11)	Skematik Sinyal Ngaran	Siklon VE FPGA Nomer Pin	Abdi / O Standar	Katerangan
86	SRAM_OEN	E7	2.5-v	Kaluaran ngaktifkeun
87	SRAM_WEN	D6	2.5-v	Tulis Aktipkeun
37	FSM_A1	B11	2.5-v	Alamat beus
36	FSM_A2	A11	2.5-v	Alamat beus
44	FSM_A3	D9	2.5-v	Alamat beus
42	FSM_A4	C10	2.5-v	Alamat beus
34	FSM_A5	A10	2.5-v	Alamat beus
47	FSM_A6	A9	2.5-v	Alamat beus
43	FSM_A7	C9	2.5-v	Alamat beus
46	FSM_A8	B8	2.5-v	Alamat beus
45	FSM_A9	B7	2.5-v	Alamat beus
35	FSM_A10	A8	2.5-v	Alamat beus
32	FSM_A11	B6	2.5-v	Alamat beus
33	FSM_A12	A6	2.5-v	Alamat beus
50	FSM_A13	C7	2.5-v	Alamat beus
48	FSM_A14	C6	2.5-v	Alamat beus
100	FSM_A15	F13	2.5-v	Alamat beus
99	FSM_A16	E13	2.5-v	Alamat beus
82	FSM_A17	A5	2.5-v	Alamat beus
80	FSM_A18	A4	2.5-v	Alamat beus
49	FSM_A19	J7	2.5-v	Alamat beus
81	FSM_A20	H7	2.5-v	Alamat beus
39	FSM_A21	J9	2.5-v	Alamat beus
58	FSM_D0	F16	2.5-v	Beus data
59	FSM_D1	E16	2.5-v	Beus data
62	FSM_D2	M9	2.5-v	Beus data
63	FSM_D3	M8	2.5-v	Beus data
68	FSM_D4	F15	2.5-v	Beus data
69	FSM_D5	E15	2.5-v	Beus data

Tabél 2–27. Tugas Pin SSRAM, Ngaran Sinyal Skématik, sareng Fungsi (Bagian 2 ti 2)

Papan Rujukan (U11)	Skematik Sinyal Ngaran	Siklon VE FPGA Nomer Pin	Abdi / O Standar	Katerangan
72	FSM_D6	E12	2.5-v	Beus data
73	FSM_D7	D13	2.5-v	Beus data
23	FSM_D8	J15	2.5-v	Beus data
22	FSM_D9	H15	2.5-v	Beus data
19	FSM_D10	E11	2.5-v	Beus data
18	FSM_D11	D10	2.5-v	Beus data
12	FSM_D12	L10	2.5-v	Beus data
13	FSM_D13	L9	2.5-v	Beus data
8	FSM_D14	G14	2.5-v	Beus data
9	FSM_D15	F14	2.5-v	Beus data
85	SRAM_ADSCN	E6	2.5-v	Controller status alamat
84	SRAM_ADSPN	J10	2.5-v	Prosesor status alamat
83	SRAM_ADVN	G6	2.5-v	Alamat sah
93	SRAM_BWAN	A3	2.5-v	Tulisan bait pilih
94	SRAM_BWBN	A2	2.5-v	Tulisan bait pilih
97	SRAM_CE2	—	2.5-v	Chip Aktipkeun 2
92	SRAM_CE3N	—	2.5-v	Chip Aktipkeun 3
98	SRAM_CEN	D7	2.5-v	Chip Aktipkeun 1
89	SRAM_CLK	K10	2.5-v	Jam
88	SRAM_GWN	—	2.5-v	Aktipkeun nulis global
31	SRAM_MODE	—	2.5-v	Pilihan runtuyan burst
64	SRAM_ZZ	—	2.5-v	Mode sare kakuatan

Kilat
Papan pamekaran ngadukung alat flash sinkron anu cocog sareng 512-Mb CFI pikeun neundeun non-volatile data konfigurasi FPGA, inpormasi dewan, data aplikasi uji, sareng rohangan kode pangguna. Alat ieu mangrupa bagian tina beus FSM dibagikeun nu nyambung ka memori flash, SSRAM, sarta MAX V CPLD 5M2210 System Controller. Antarbeungeut mémori data 16-bit ieu tiasa ngadukung operasi maca burst dugi ka 52 MHz pikeun throughput 832 Mbps per alat. Kinerja nulis nyaéta 270 μs pikeun panyangga kecap tunggal sedengkeun waktos mupus nyaéta 800 ms pikeun blok array 128 K. Tabél 2–28 daptar tugas pin flash, ngaran sinyal, jeung pungsi. Ngaran sinyal jeung tipe relatif ka Siklon VE FPGA dina watesan I / O setting jeung arah.

Tabél 2–28. Tugas Pin Flash, Ngaran Sinyal Skématik, sareng Fungsi (Bagian 1 ti 3)

Papan Rujukan (U10)	Skematik Sinyal Ngaran	Siklon VE FPGA Nomer Pin	Abdi / O Standar	Katerangan
F6	FLASH_ADVN	H12	2.5-v	Alamat sah
B4	FLASH_CEN	H14	2.5-v	Chip ngaktifkeun

Tabél 2–28. Tugas Pin Flash, Ngaran Sinyal Skématik, sareng Fungsi (Bagian 2 ti 3)

Papan Rujukan (U10)	Skematik Sinyal Ngaran	Siklon VE FPGA Nomer Pin	Abdi / O Standar	Katerangan
E6	FLASH_CLK	N12	2.5-v	Jam
F8	FLASH_OEN	L11	2.5-v	Kaluaran ngaktifkeun
F7	FLASH_RDYBSYN	J12	2.5-v	Siap
D4	FLASH_RESETN	K11	2.5-v	Reset
G8	FLASH_WEN	P12	2.5-v	Tulis Aktipkeun
C6	FLASH_WPN	—	2.5-v	Tulis ngajagaan
A1	FSM_A1	B11	2.5-v	Alamat beus
B1	FSM_A2	A11	2.5-v	Alamat beus
C1	FSM_A3	D9	2.5-v	Alamat beus
D1	FSM_A4	C10	2.5-v	Alamat beus
D2	FSM_A5	A10	2.5-v	Alamat beus
A2	FSM_A6	A9	2.5-v	Alamat beus
C2	FSM_A7	C9	2.5-v	Alamat beus
A3	FSM_A8	B8	2.5-v	Alamat beus
B3	FSM_A9	B7	2.5-v	Alamat beus
C3	FSM_A10	A8	2.5-v	Alamat beus
D3	FSM_A11	B6	2.5-v	Alamat beus
C4	FSM_A12	A6	2.5-v	Alamat beus
A5	FSM_A13	C7	2.5-v	Alamat beus
B5	FSM_A14	C6	2.5-v	Alamat beus
C5	FSM_A15	F13	2.5-v	Alamat beus
D7	FSM_A16	E13	2.5-v	Alamat beus
D8	FSM_A17	A5	2.5-v	Alamat beus
A7	FSM_A18	A4	2.5-v	Alamat beus
B7	FSM_A19	J7	2.5-v	Alamat beus
C7	FSM_A20	H7	2.5-v	Alamat beus
C8	FSM_A21	J9	2.5-v	Alamat beus
A8	FSM_A22	H9	2.5-v	Alamat beus
G1	FSM_A23	G9	2.5-v	Alamat beus
H8	FSM_A24	F8	2.5-v	Alamat beus
B6	FSM_A25	E8	2.5-v	Alamat beus
B8	FSM_A26	D8	2.5-v	Alamat beus
F2	FSM_D0	F16	2.5-v	Beus data
E2	FSM_D1	E16	2.5-v	Beus data
G3	FSM_D2	M9	2.5-v	Beus data
E4	FSM_D3	M8	2.5-v	Beus data
E5	FSM_D4	F15	2.5-v	Beus data
G5	FSM_D5	E15	2.5-v	Beus data
G6	FSM_D6	E12	2.5-v	Beus data

Tabél 2–28. Tugas Pin Flash, Ngaran Sinyal Skématik, sareng Fungsi (Bagian 3 ti 3)

Papan Rujukan (U10)	Skematik Sinyal Ngaran	Siklon VE FPGA Nomer Pin	Abdi / O Standar	Katerangan
H7	FSM_D7	D13	2.5-v	Beus data
E1	FSM_D8	J15	2.5-v	Beus data
E3	FSM_D9	H15	2.5-v	Beus data
F3	FSM_D10	E11	2.5-v	Beus data
F4	FSM_D11	D10	2.5-v	Beus data
F5	FSM_D12	L10	2.5-v	Beus data
H5	FSM_D13	L9	2.5-v	Beus data
G7	FSM_D14	G14	2.5-v	Beus data
E7	FSM_D15	F14	2.5-v	Beus data

Sasayogian tanaga
Anjeun tiasa ngagedekeun papan pangembangan tina input kakuatan DC gaya laptop. Input voltage kedah aya dina kisaran 14 V dugi ka 20 V, arus 4.3 A, sareng wat maksimal.tage tina 65 W. The DC voltage ieu lajeng stepped turun ka rupa rel kakuatan dipaké ku komponén dewan jeung dipasang kana konektor HSMC. Konverter analog-to-digital (ADC) multi-kanal dina dewan ngukur arus pikeun sababaraha rel papan khusus.

Sistem Distribusi Kakuatan
Gambar 2-9 nembongkeun sistem distribusi kakuatan dina dewan pamekaran. Inefficiencies regulator sarta babagi anu reflected dina arus ditémbongkeun, nu konservatif tingkat maksimum mutlak.

Gambar 2–9. Sistim Distribusi kakuatan

Pangukuran Daya
Aya dalapan rel catu daya anu gaduh kamampuan rasa ayeuna dina papan nganggo alat ADC diferensial 24-bit. Resistor rasa presisi ngabagi alat ADC sareng rel tina pesawat suplai primér pikeun ADC ngukur arus. Beus SPI nyambungkeun alat ADC ieu ka MAX V CPLD 5M2210 System Controller.

Gambar 2–10 nembongkeun diagram blok pikeun sirkuit pangukuran daya.

Gambar 2–10. Sirkuit Pangukuran Daya

Tabél 2–29 daptar rel anu dituju. Kolom ngaran sinyal skématik nangtukeun nami rel anu diukur sedengkeun kolom pin alat nangtukeun alat anu napel kana rel.

Tabél 2–29. Rel Pangukuran Daya

Saluran	Skematik Sinyal Ngaran	Voltage (V)	Paranti Pin	Katerangan
1	VCC	1.1	VCC	kakuatan inti FPGA
2	VCCAUX	2.5	VCC_AUX	Pambantu
3	VCCA_FPLL	2.5	VCCA_FPLL	kakuatan analog PLL
			VCCPD3B4A,
			VCCPD5A, VCCPD5B, VCCPD6A,	I/O pre-drivers bank 3B, 4A, 5A, 5B, 6A, 7A, jeung 8A
5	VCCIO_VCCPD_2.5V	2.5	VCCPD7A8A
			VCCIO3B,
			VCCIO6A, VCCIO7A,	VCC I / O bank 3B, 6A, 7A, jeung 8A
			VCCIO8A
7	VCCIO_1.2V	1.2	VCCIO5A, VCCIO5B,	VCC I/O bank 5A sareng 5B (LPDDR2)
8	VCCIO_1.5V	1.5	VCCIO_4A	VCC I/O bank 4A (DDR3)

Rujukan komponén dewan

Bab ieu ngajelaskeun komponén papan pamekaran Siklon VE FPGA, inpormasi manufaktur, sareng pernyataan patuh dewan.

Komponén Déwan
Tabel daptar rujukan komponén sareng inpormasi manufaktur sadaya komponén dina papan pangembangan.

Tabél 3–1. Rujukan komponén jeung Émbaran Manufaktur

Papan Rujukan	komponén	Produsén	Manufaktur Nomer Bagian	Produsén Websitus
U1	FPGA, Siklon VE F896, 149,500 LEs, bebas timah	Altera Corporation	5CEFA7F31I7N	www.altera.com
U13	MAX V CPLD 5M2210 Sistim Controller	Altera Corporation	5M2210ZF256I5N	www.altera.com
U18	Controller periferal USB-Speed ​​luhur	Cypress	CY7C68013A	www.cypress.com
D1-D16, D18-D31,	LEDs héjo	Lumex Nyarita.	SML-LXT0805GW-TR	www.lumex.com
D17	LED beureum	Lumex Nyarita.	SML-LXT0805IW-TR	www.lumex.com
D35	LED biru	Lumex Nyarita.	SML-LX0805USBC-TR	www.lumex.com
SW1–SW4	Opat-posisi DIP switch	C & K komponén / ITT Industries	TDA04H0SB1	www.ittcannon.com
S1-S8	Tombol dorong	Panasonic	EVQPAC07K	www.panasonic.com
S5	Geser switch	E-switch	EG2201A	www.e-switch.com
X1	Jam LVDS anu tiasa diprogram 125M standar	Silicon Labs	570FAB000973DG	www.silabs.com
X3	100 MHz osilator kristal, ± 50 ppm, CMOS, 2.5 V	Silicon Labs	510GBA100M000BAGx	www.silabs.com
X2	50 MHz osilator kristal, ± 50 ppm, CMOS, 2.5 V	Silicon Labs	510GBA50M0000BAGx	www.silabs.com
J12	Awéwé angled PCB WR-DSUB 9-pin konektor	Wurth Elektronik	618009231121	www.urang-online.com
U21	USB-to-UART sasak	Silicon Labs	CP2104	www.silabs.com
J14	2×7 pin LCD stop kontak strip	Samtec	TSM-107-07-GD	www.samtec.com
	2×16 karakter LCD, 5×8 titik matrix	Lumex Nyarita.	LCM-S01602DSR/C	www.lumex.com
U14, U15	Alat Ethernet PHY BASE-T	Marvell Semikonduktor	88E1111-B2- CAA1C000	www.marvell.com
j8, j9	RJ-45 panyambungna, 10/100/1000 Mbps	Wurth Elektronik	7499111001A	www.urang-online.com
J7	HSMC, versi custom tina QSH-DP kulawarga stop kontak-speed tinggi.	Samtec	ASP-122953-01	www.samtec.com
U20	RS-232 dual transceiver	Téhnologi linier	LTC2803-1	www.linear.com

Tabél 3–1. Rujukan komponén jeung Émbaran Manufaktur

Papan Rujukan	komponén	Produsén	Manufaktur Nomer Bagian	Produsén Websitus
U12	64-Kb EEPROM	Microchip	24AA64	www.microchip.com
j15, j16	2 x 8 lulugu debug	Samtec	TSM-108-01-L-DV	www.samtec.com
U7, U8	16M × 16 × 8, 256-MB DDR3 SDRAM	Mikron	MT41J128M16	www.micron.com
U9	16M × 32 × 8, 512-MB LPDDR2 SDRAM	Mikron	MT42L128M32	www.micron.com
U11	1024K × 18 bit 18-Mb sinkron SRAM	Integrated Silicon Solution, Nyarita.	IS61VPS102418A- 250TQL	www.issi.com
U10	512-Mb flash sinkron	Numonyx	PC28F512P30BF	www.numonyx.com
U35	16-kanal diferensial 24-bit ADC	Téhnologi linier	LTC2418CGN#PBF	www.linear.com

Pernyataan ngeunaan minuhan Cina-RoHS

Tabél 3-2 daptar zat picilakaeun anu kalebet dina kit.

Tabél 3–2. Tabél Ngaran Zat Bahaya sareng Catetan Konsentrasi (1), (2)

Bagian Ngaran	Timbel (Pb)	Kadmium (Cd)	Héksavalen Kromium (Cr6 +)	Merkurius (Hg)	Polybrominated biphenyl (PBB)	Polybrominated diphenyl Éter (PBDE)
Siklon VE dewan ngembangkeun	X*	0	0	0	0	0
catu daya 15 V	0	0	0	0	0	0
Tipe AB kabel USB	0	0	0	0	0	0
Buku pituduh	0	0	0	0	0	0

Catetan pikeun Tabél 3–2:

1. 0 nunjukkeun yén konsentrasi zat picilakaeun dina sadaya bahan homogen dina bagian-bagian éta sahandapeun ambang anu relevan tina standar SJ/T11363-2006.
2. X* nunjukkeun yén konsentrasi zat picilakaeun sahenteuna salah sahiji bahan homogén dina bagian éta saluhureun ambang anu relevan tina standar SJ / T11363-2006, tapi dibebaskeun ku RoHS EU.

CE EMI Conformity Awas
Kit pangembangan ieu dikirimkeun saluyu sareng standar relevan anu diamankeun ku Directive 2004/108/EC. Kusabab sifat alat logika programmable, kasebut nyaéta dimungkinkeun pikeun pamaké pikeun ngaropea kit ku cara pikeun ngahasilkeun gangguan éléktromagnétik (EMI) nu ngaleuwihan wates ngadegkeun pikeun alat ieu. Sakur EMI anu disababkeun salaku hasil tina modifikasi kana bahan anu dikirimkeun mangrupikeun tanggung jawab pangguna.

Inpormasi Tambahan

Bab ieu nyadiakeun émbaran tambahan ngeunaan dokumén jeung Altera.

Déwan Révisi Sajarah
Tabel di handap ieu daptar versi sadaya sékrési Siklon VE FPGA Development Board.

Leupaskeun titimangsa	Vérsi	Katerangan
Maret 2013	Produksi silikon	■ révisi dewan anyar. Nomer bagian alat anyar-5CEFA7F31I7N. ■ Dewan lulus tés minuhan CE.
Nopémber 2012	Téknik silikon	Pelepasan awal.

Sajarah Révisi Dokumén
Tabel di handap ieu daptar sajarah révisi pikeun dokumén ieu.

titimangsa	Vérsi	Parobahan
Agustus 2017	1.4	Lokasi dewan dilereskeun pikeun Clock Output SMA Panyambung di “Leuwihview tina Cyclone VE FPGA Development Board Features” dina kaca 2–2.
Januari 2017	1.3	Nomer pin ENETA_RX_DV dilereskeun di Tabél 2–20 kaca 2–25.
Séptémber 2015	1.2	■ ditambahkeun link ka Toko Desain Altera in "MAX V CPLD 5M2210 System Controller" dina kaca 2–5. ■ labél alat dilereskeun dina Gambar 2–5 dina kaca 2–15.
Maret 2013	1.1	■ Dirévisi angka bagian alat FPGA pikeun release silikon produksi. ■ Ditambahkeun bagian ngeunaan "CE EMI Conformity Awas" dina kaca 3–2.
Nopémber 2012	1.0	Pelepasan awal.

Konvénsi tipografi
Tabel di handap ieu nunjukkeun konvénsi tipografi anu dianggo ku dokumén ieu.

Visual Isyarat	Hartina
Tipe Kandel sareng Modal Awal Surat-surat	Nunjukkeun nami paréntah, judul kotak dialog, pilihan kotak dialog, sareng labél GUI anu sanés. Pikeun example, Simpen Salaku kotak dialog. Pikeun elemen GUI, kapitalisasi cocog sareng GUI.
kandel ngetik	Nunjukkeun ngaran diréktori, ngaran proyék, ngaran disk drive, file ngaran, file ekstensi ngaran, ngaran utiliti software, jeung labél GUI. Pikeun example, \qdesain diréktori, D: ngajalankeun, jeung chiptrip.gdf file.
Tipe Miring sareng Huruf Kapital Awal	Nunjukkeun judul dokumén. Pikeun example, Stratix IV Desain Pituduh.

Siklon V E FPGA Development Board

Manual Rujukan

Agustus 2017 Altera Corporation

Dokumén / Sumberdaya

ALTERA Siklon VE FPGA Development Board [pdf] Manual pamaké Siklon VE FPGA Development Board, Siklon, VE FPGA Development Board, FPGA Development Board, Development Board, Board

Rujukan

• Manual pamaké