intel LogoAN 987: Update statik parsial
Tutorial Reconfiguration

eusi nyumput
1 Update statik Tutorial Konfigurasi Parsial pikeun Intel® ™ Agilex F-Series FPGA Development Board
2 Ngungkulan Kasalahan Pemrograman PR
3 Dokumén / Sumberdaya
3.1 Rujukan

Update statik Tutorial Konfigurasi Parsial pikeun Intel® ™ Agilex F-Series FPGA Development Board

Catetan aplikasi ieu nunjukkeun apdet statik reconfiguration parsial (SUPR) dina Intel ® F-Series FPGA Development Board. Parsial reconfiguration (PR) ngidinan Anjeun pikeun reconfigure bagian tina hiji Intel FPGA dinamis, sedengkeun FPGA sésana terus beroperasi. PR ngalaksanakeun sababaraha personas di daérah khusus dina desain anjeun, tanpa mangaruhan operasi di daérah luar daérah ieu. Metodologi ieu nyadiakeun advan handaptagDina sistem dimana sababaraha fungsi waktos-ngabagi sumber daya FPGA anu sami:

  • Ngidinan konfigurasi ulang run-time
  • Ningkatkeun skalabilitas desain
  • Ngurangan sistem down-time
  • Ngarojong fungsi waktos-multiplexing dinamis dina rarancang
  • Turunkeun biaya sareng konsumsi kakuatan ku ngagunakeun rohangan dewan anu efisien

Naon Static Update Parsial Reconfiguration?

Dina PR tradisional, sagala parobahan ka wewengkon statik merlukeun recompilation unggal persona. Nanging, kalayan SUPR anjeun tiasa netepkeun daérah khusus anu ngamungkinkeun robih, tanpa meryogikeun kompilasi deui personas. Téhnik ieu mangpaat pikeun nyangkokkeun sabagian desain nu Anjeun meureun hoyong robah pikeun mitigasi resiko, tapi nu pernah merlukeun reconfiguration runtime.

1.1. Syarat Tutorial
Tutorial ieu peryogi ieu:

  • Wawuh dasar sareng aliran sareng proyék palaksanaan Intel Quartus® Prime Pro Edition FPGA files.
  •  Pamasangan Intel Quartus Prime Pro Edition versi 22.3, kalayan dukungan alat Intel Agilex.
  • Pikeun palaksanaan FPGA, JTAG sambungan kalawan Intel Agilex F-Series FPGA dewan ngembangkeun dina bangku.
  • Unduh Desain Rujukan Files. Émbaran patali
  • Pituduh Pamaké Reconfiguration parsial
  • Tutorials Reconfiguration parsial
  • Parsial Reconfiguration Pelatihan Online

Intel Corporation. Sadaya hak disimpen. Intel, logo Intel, sareng merek Intel sanés mangrupikeun mérek dagang Intel Corporation atanapi anak perusahaanna. Intel ngajamin kinerja produk FPGA sareng semikonduktor na kana spésifikasi ayeuna saluyu sareng garansi standar Intel, tapi ngagaduhan hak pikeun ngarobih naon waé produk sareng jasa iraha waé tanpa aya bewara. Intel henteu nanggung tanggung jawab atanapi tanggung jawab anu timbul tina aplikasi atanapi pamakean inpormasi, produk, atanapi jasa anu dijelaskeun di dieu iwal ti dinyatakeun sapuk sacara tinulis ku Intel. Konsumén Intel disarankan pikeun ménta versi panganyarna tina spésifikasi alat sateuacan ngandelkeun inpormasi anu diterbitkeun sareng sateuacan nempatkeun pesenan produk atanapi jasa. *Ngaran sareng merek sanésna tiasa diklaim salaku hak milik batur.
ISO 9001: 2015 didaptarkeun
1.2. Desain Rujukan Leuwihview
Desain rujukan ieu diwangun ku hiji, 32-bit counter. Di tingkat dewan, desain nyambungkeun jam ka sumber 50MHz, lajeng nyambungkeun kaluaran ka opat LEDs on dewan. Milih kaluaran ti counter bit, dina runtuyan husus, ngabalukarkeun LEDs ngacieupan dina frékuénsi husus. Modul top_counter nyaéta daérah SUPR.
Gambar 1. Desain Rujukan Datar

intel Logo1.3. Statik Update Region Leuwihview
Gambar di handap ieu nunjukkeun diagram blok pikeun desain PR anu kalebet wilayah SUPR. Blok A nyaéta wewengkon statik Top. Blok B nyaéta wilayah SUPR. Blok C nyaéta partisi PR.
Gambar 2. Desain PR jeung SUPR Region

intel Agilex F-Series FPGA Development Board - Wewengkon

  • Wewengkon Statis Top-ngandung logika desain anu henteu robih. Ngarobah wewengkon ieu merlukeun recompilation sadaya personas pakait. Wewengkon statik kalebet bagian tina desain anu henteu robih pikeun persona naon waé. Wewengkon ieu tiasa kalebet sumber periphery sareng alat inti. Anjeun kedah ngadaptar sadaya komunikasi antara partisi SUPR sareng PR di daérah statik. Sarat ieu mantuan pikeun mastikeun panutupanana waktu pikeun personas mana wae, nu aya kaitannana ka wewengkon statik.
  • B SUPR Wewengkon-ngandung inti-hijina logika nu kamungkinan bisa ngarobah pikeun mitigasi resiko, tapi pernah merlukeun runtime reconfiguration. Wewengkon SUPR ngagaduhan syarat sareng larangan anu sami sareng partisi PR. Partisi SUPR ngan ukur tiasa ngandung sumber daya inti. Ku alatan éta, partisi SUPR kedah janten partisi anak tina partisi akar tingkat luhur anu ngandung periphery desain sareng jam. Ngarobah wewengkon SUPR ngahasilkeun Obyék SRAM File (.sof) anu cocog sareng sadaya binér atah anu aya File (.rbf) files pikeun partisi PR C.
  • C PR Partition-ngandung logika sawenang-wenang anu anjeun tiasa program ulang dina runtime kalayan logika desain naon anu pas sareng ngahontal panutupan waktos salami kompilasi.

1.4. Unduh Desain Rujukan Files
Tutorial konfigurasi ulang parsial sayogi di lokasi ieu: https://github.com/intel/fpga-partial-reconfig
Pikeun ngundeur tutorialna:

  1. Pencét Klon atanapi unduh.
  2. Pencét Unduh ZIP. Buka zip fpga-partial-reconfig-master.zip file.
  3. Arahkeun ka tutorials / agilex_pcie_devkit_blinking_led_supr subfolder pikeun aksés rarancang rujukan.
    Folder datar diwangun ku handap files:
    Tabél 1. Desain Rujukan Files
File Ngaran Katerangan
luhur. sv Tingkat luhur file ngandung palaksanaan datar desain. modul ieu instantiates blinking_led sub-partisi jeung modul top_counter.
t op_counter . sv Top-tingkat counter 32-bit nu ngatur LED [1] langsung. Kaluaran kadaptar tina counter ngadalikeun LED [0], sarta ogé kakuatan LED [2] jeung LED [3] via modul blinking_led.
blinking_led. sdc Nangtukeun konstrain timing pikeun proyék.
blinking_led. sv Dina tutorial ieu, anjeun ngarobih modul ieu kana partisi PR indungna. modul narima kaluaran didaptarkeun tina modul top_counter, nu ngatur LED [2] jeung LED [3].
blinking_led.qpf Proyék Intel Quartus Prime file ngandung daptar sadaya révisi dina proyék.
blinking_led . qs f Setélan Intel Quartus Prime file ngandung assignments sareng setelan pikeun proyék.

Catetan: Folder supr ngandung set lengkep files anjeun nyieun ngagunakeun aplikasi ieu Catetan. Rujukan ieu files iraha wae titik salila walkthrough nu.
1.5. Rujukan Desain Walkthrough
Léngkah-léngkah ieu ngajelaskeun palaksanaan SUPR kalayan desain datar:

  • Lengkah 1: Ngamimitian
  • Lengkah 2: Jieun Partitions Desain
  • Lengkah 3: Alokasikeun Panempatan sareng Wewengkon Routing
  • Lengkah 4: Nangtukeun Personas
  • Lengkah 5: Jieun Révisi
  • Lengkah 6: Kompilasi Révisi Dasar
  • Lengkah 7: Setup Révisi Palaksanaan PR
  • Lengkah 8: Robah Logika SUPR
  • Lengkah 9: Program Dewan

Gambar 3. Alur Kompilasi SUPR

intel Agilex F-Series FPGA Development Board - Aliran

1.5.1. Lengkah 1: Ngamimitian
Pikeun nyalin desain rujukan files kana lingkungan kerja anjeun sareng kompilasi desain datar blinking_led:

  1. Sateuacan anjeun ngawitan, Unduh Desain Rujukan Files dina kaca 5.
  2. Jieun diréktori agilex_pcie_devkit_blinking_led_supr di lingkungan gawé anjeun.
  3. Nyalin tutorials diundeur / agilex_pcie_devkit_blinking_led / sub-folder datar kana diréktori agilex_pcie_devkit_blinking_led_supr.
  4. Dina parangkat lunak Intel Quartus Prime Pro Edition, klik File ➤ Buka Proyék sareng buka /flat/blinking_led.qpf.
  5. Pikeun nyusun rarancang dasar, klik Processing ➤ Start Compilation. Timing Analyzer ngalaporkeun kabuka sacara otomatis nalika kompilasi parantos réngsé. Anjeun tiasa nutup Timing Analyzer pikeun ayeuna.

1.5.2. Lengkah 2: Jieun Partitions Desain
Jieun partisi desain pikeun tiap wilayah anu anjeun hoyong sawaréh reconfigure. Anjeun tiasa nyiptakeun sajumlah partisi mandiri atanapi daérah PR dina proyék anjeun. Turutan léngkah-léngkah ieu pikeun nyiptakeun partisi desain pikeun conto u_blinking_led salaku partisi PR, sareng conto u_top_counter salaku wilayah SUPR:

  1. Klik-katuhu conto u_blinking_led dina Project Navigator teras klik Design Partition
    ➤ Bisa dikonfigurasi deui. Ikon partisi desain nembongan di gigireun unggal conto anu disetél salaku partisi.
    Gambar 4. Nyieun Partitions Desainintel Agilex F-Series FPGA Development Board - Partitions
  2. Ulang deui lengkah 1 pikeun nyieun partisi pikeun conto u_top_counter.
  3. Klik Assignments ➤ Design Partitions Window. Jandéla nunjukkeun sadaya partisi desain dina proyék.
    angka 5. Desain Partitions Jandela
    intel Agilex F-Series FPGA Development Board - Jandela
  4. Ganda-klik sél Ngaran Partisi blinking_led pikeun ngaganti ngaran ka pr_partition. Nya kitu, ganti ngaran partisi top_counter jadi supr_partition.
    Alternatipna, nambahkeun garis handap pikeun blinking_led.qsf nyieun partisi ieu:
    set_instance_assignment -name PARTITION pr_partition \ -to u_blinking_led -entity top
    set_instance_assignment -name PARTIAL_RECONFIGURATION_PARTITION ON \ -to u_blinking_led -entity top
    set_instance_assignment -name PARTITION supr_partition \ -to u_top_counter -entity top
    set_instance_assignment -ngaran PARTIAL_RECONFIGURATION_PARTITION ON \ -to u_top_counter -entity top

1.5.3. Lengkah 3: Alokasikeun Daérah Penempatan sareng Rute
Pikeun unggal révisi dasar anu anjeun jieun, Compiler nganggo alokasi wilayah partisi PR pikeun nempatkeun inti persona anu aya dina daérah anu ditangtayungan. Turutan léngkah-léngkah ieu pikeun milarian sareng netepkeun wilayah PR dina rencana lantai alat pikeun révisi dasar anjeun:

  1. Dina tab Project Navigator Hierarchy, klik katuhu dina conto u_blinking_led, teras klik Logic Lock Region ➤ Create New Logic Lock Region. Wewengkon nembongan dina jandela Logic Lock Regions.
  2. Sebutkeun wewengkon Lebar 5 jeung Jangkungna 5.
  3. Sebutkeun koordinat wilayah panempatan pikeun u_blinking_led dina kolom Asal. Asalna pakait jeung pojok kénca handap wewengkon. Sebutkeun Asal salaku X166_Y199. Compiler ngitung (X170 Y203) salaku koordinat luhur-katuhu.
  4. Aktipkeun pilihan Reserved sareng Inti-Ngan pikeun daérah.
  5. Klik dua kali pilihan Routing Region. Kotak dialog Logic Lock Routing Region Settings nembongan.
  6. Pikeun Jenis Routing, pilih Maneuh kalayan ékspansi. Pilihan ieu otomatis nangtukeun panjang ékspansi hiji.
  7. Malikan deui léngkah-léngkah samemehna pikeun ngalokasikeun sumber daya di handap ieu pikeun partisi u_top_counter:
    • Jangkungna—5
    • Lebar-5
    • Asal-X173_Y199
    • Routing Region- Maneuh jeung ékspansi jeung ékspansi panjang hiji.
    • Ditangtayungan-Hidup
    • Inti-Ngan-Hidup
    Gambar 6. Jandéla Wewengkon Konci Logika
    Intel Agilex F-Series FPGA Development Board - Jandéla Wewengkon    Catetan: Wewengkon routing kudu leuwih badag batan wewengkon panempatan, pikeun nyadiakeun kalenturan tambahan pikeun routing Compiler.tage, nalika Compiler ruteu personas béda.
  8. Wewengkon panempatan anjeun kedah ngalampirkeun logika blinking_led. Pikeun milih wewengkon panempatan ku locating titik dina Chip Nu Ngarencana,-klik katuhu ngaran wewengkon u_blinking_led dina jandela Logic Lock Wewengkon, lajeng klik Tangtukeun lokasi titik ➤ Tangtukeun lokasi dina Chip Nu Ngarencana.
  9.  Dina Laporan Partisi, klik dua kali Partisi Desain Laporan. Nu Ngarencana Chip highlights jeung kode warna wewengkon.

angka 7. Chip Nu Ngarencana titik lokasi pikeun blinking_led
intel Agilex F-Series FPGA Development Board -blinking_ledAlternatipna, nambahkeun garis handap ka blinking_led.qsf nyiptakeun wewengkon ieu:
set_instance_assignment -name PARTITION pr_partition -to \ u_blinking_led -entity top
set_instance_assignment -name PARTIAL_RECONFIGURATION_PARTITION ON \ -to u_blinking_led -entity top
set_instance_assignment -name PARTITION supr_partition -to u_top_counter \ -entity top
set_instance_assignment -ngaran PARTIAL_RECONFIGURATION_PARTITION ON -to \ u_top_counter -entity top
set_instance_assignment -ngaran PLACE_REGION "X166 Y199 X170 Y203" -to \ u_blinking_led
set_instance_assignment -name RESERVE_PLACE_REGION ON -to u_blinking_led
set_instance_assignment -ngaran CORE_ONLY_PLACE_REGION ON -to u_blinking_led
set_instance_assignment -ngaran REGION_NAME pr_partition -to u_blinking_led
set_instance_assignment -ngaran ROUTE_REGION "X165 Y198 X171 Y204" -ka \ u_blinking_led
set_instance_assignment -ngaran RESERVE_ROUTE_REGION OFF -to u_blinking_led
set_instance_assignment -ngaran PLACE_REGION "X173 Y199 X177 Y203" -ka \ u_top_counter
set_instance_assignment -ngaran RESERVE_PLACE_REGION ON -to u_top_counter
set_instance_assignment -ngaran CORE_ONLY_PLACE_REGION ON -to u_top_counter
set_instance_assignment -ngaran REGION_NAME supr_partition -to u_top_counter
set_instance_assignment -ngaran ROUTE_REGION "X172 Y198 X178 Y204" -ka \ u_top_counter
set_instance_assignment -ngaran RESERVE_ROUTE_REGION OFF -to u_top_counter
1.5.4. Lengkah 4: Nangtukeun Personas

Desain rujukan ieu nangtukeun tilu persona misah pikeun partisi PR tunggal, sarta hiji persona SUPR pikeun wewengkon SUPR. Turutan léngkah-léngkah ieu pikeun ngartikeun sareng ngalebetkeun personas ieu dina proyék anjeun. Upami nganggo Intel Quartus Prime Text Editor, nonaktipkeun Add file
kana proyék ayeuna nalika nyimpen éta files.

  1. Jieun blinking_led_slow.sv anyar, blinking_led_empty.sv, sareng top_counter_fast.sv SystemVerilog files dina diréktori gawé anjeun. Pastikeun yén blinking_led.sv tos aya dina diréktori kerja.
  2.  Lebetkeun eusi di handap pikeun SystemVerilog files:
    meja 2. Desain Rujukan Personas SystemVerilog
    File Ngaran Katerangan Kodeu
    blinking_led_slow. sv LEDs kedip-kedip laun skala waktu 1 ps / 1 ps 'default_nettype euweuh
    modul blinking_led_slow // jam
    jam kawat input, reset kawat input, kawat input [31:01 counter,
    // Sinyal kontrol pikeun kawat kaluaran LED led_two_on,
    kawat kaluaran led_three_on localparam COUNTER_TAP = 27;
    reg led_two_on_r; leg led_three_on_r; napelkeun led_two_on = led_two_on_r; napelkeun led_three_on = led_three_on_r; always_ff @(jam posedge) dimimitian led_two_on_r <= counter[COUNTER_TAP]; led_three_on_r <= counter[COUNTER_TAP]; tungtung modul
    blinking_led_empty. sv LEDs tetep ON timescale 1 ps / 1 ps 'default_nettype euweuh modul blinking_led_empty( // jam kawat input jam, input kawat reset, input kawat [31:01 counter, // sinyal kontrol pikeun LEC- kaluaran kawat led_two_on, kaluaran kawat led_three_on
    dituluykeun…
    File Ngaran Katerangan Kodeu
    // LED aktip low napelkeun led_two_on = l'IDO; napelkeun led_three_on = 11b0; modul tungtung
    top_counter_fast.sv SUPR kadua 'skala waktu 1 ps / 1 ps
    persona Thdefault_nettype euweuh modul top_counter_fast
    // Sinyal kontrol pikeun kawat kaluaran LED led_one_on, kawat kaluaran [31:0] cacah, // jam kawat input jam
    ); localparam COUNTER TAP = 23; reg [31:0] count_d; napelkeun count = count_d; napelkeun led_one_on = ount_d[COUNTER_TAP]; always_ff @(jam posge) dimimitian count_d <= count_d + 2; tungtung
    .:modul
  3.  Pencét File ➤ Simpen Salaku tur nyimpen .sv files dina diréktori proyék ayeuna.

1.5.5. Lengkah 5: Jieun Révisi
Aliran desain PR ngagunakeun fitur révisi proyék dina parangkat lunak Intel Quartus Prime. Desain awal anjeun nyaéta révisi dasar, dimana anjeun nangtukeun wates wilayah statik sareng wilayah anu tiasa dikonfigurasi deui dina FPGA. Tina révisi dasar, anjeun nyiptakeun révisi tambahan. Révisi ieu ngandung palaksanaan anu béda pikeun daérah PR. Nanging, sadaya révisi palaksanaan PR nganggo panempatan tingkat luhur anu sami sareng hasil routing tina révisi dasar. Pikeun nyusun desain PR, anjeun nyiptakeun révisi palaksanaan PR pikeun tiap persona. Salaku tambahan, anjeun kedah napelkeun jinis révisi Parsial Reconfiguration - Base atanapi Parsial Reconfiguration - Persona Implementation pikeun tiap révisi. Tabel di handap mangrupa daptar ngaran révisi jeung tipe révisi pikeun tiap révisi. Révisi impl_blinking_led_supr_new.qsf nyaéta palaksanaan persona SUPR.
Tabél 3. Ngaran jeung Jenis Révisi

Ngaran révisi Tipe Révisi
blinking_led Parsial Reconfiguration - Base
blinking_led_default Parsial Reconfiguration - Palaksanaan persona
blinking_led_slow Parsial Reconfiguration - Palaksanaan persona
blinking_led_empty Parsial Reconfiguration - Palaksanaan persona
impl_blinking_led_supr_new Parsial Reconfiguration - Palaksanaan persona

1.5.5.1. Nyetél Révisi Dasar
Turutan léngkah ieu pikeun nyetél blinking_led salaku révisi dasar:

  1. Klik Project ➤ Révisi.
  2. Pikeun Tipe Révisi, pilih Konfigurasi Parsial - Dasar.

intel Agilex F-Series FPGA Development Board - RévisiLéngkah ieu nambihan ieu kana blinking_led.qsf:
##blinking_led.qsf set_global_assignment -name REVISION_TYPE PR_BASE
1.5.5.2. Nyieun Révisi Palaksanaan
Turutan léngkah ieu pikeun nyieun révisi palaksanaan:

  1. Dina kotak dialog Révisi, klik dua kali < >.
  2. Dina ngaran révisi, tangtukeun blinking_led_default tur pilih blinking_led pikeun Dumasar révisi.
  3. Pikeun tipe révisi, pilih Konfigurasi Parsial - Palaksanaan Persona.
  4. Nonaktipkeun pilihan Atur salaku révisi ayeuna.
  5. Malikan deui léngkah 2 nepi ka 5 pikeun nyetél tipe Révisi pikeun révisi palaksanaan séjén:
Ngaran révisi Tipe Révisi Dumasar Revision
blinking_led_slow Parsial Reconfiguration - Palaksanaan persona blinking_led
blinking_led_empty Parsial Reconfiguration - Palaksanaan persona blinking_led
impl_blinking_led_supr_new Parsial Reconfiguration - Palaksanaan persona blinking_led

Gambar 8. Nyieun Révisi Palaksanaan

intel Agilex F-Series FPGA Development Board - Révisi PalaksanaanUnggal .qsf file ayeuna ngandung tugas di handap ieu:
set_global_assignment -ngaran REVISION_TYPE PR_IMPL
set_instance_assignment -ngaran ENTITY_REBINDING place_holder -to u_top_counter
set_instance_assignment -ngaran ENTITY_REBINDING place_holder -to u_blinking_led
1.5.6. Lengkah 6: Kompilasi Révisi Dasar
Turutan léngkah-léngkah ieu pikeun nyusun révisi dasar sareng ngékspor daérah statik sareng SUPR pikeun dianggo engké dina révisi palaksanaan pikeun personas PR anyar:

  1. Setel blinking_led salaku Révisi Ayeuna upami teu acan disetel.
  2. Dina Jandéla Partisi Desain, klik (...) padeukeut ka kolom katuhu pangjauhna sareng aktipkeun Ékspor Akhir Pos. File kolom. Anjeun oge bisa nganonaktipkeun atawa ngarobah urutan kolom.
  3. Pikeun otomatis ngekspor snapshot ahir partisi desain palaksanaan PR sanggeus unggal kompilasi, tangtukeun ieu di handap pikeun Ékspor Post Final File pilihan pikeun root na partitions SUPR. .qdb files ékspor ka diréktori proyék sacara standar.
    • root_partition-blinking_led_static.qdb
    • supr_partition—blinking_led_supr_partition_final.qdb
    angka 9. Otomatis Ékspor dina Desain Partitions Jandelaintel Agilex F-Series FPGA Development Board - Partitions JandelaAlternatipna, tugas .qsf di handap ieu ngekspor partisi sacara otomatis saatos unggal kompilasi:
    set_instance_assignment -ngaran EXPORT_PARTITION_SNAPSHOT_FINAL \ blinking_led_static.qdb -to | - luhur éntitas
    set_instance_assignment -ngaran EXPORT_PARTITION_SNAPSHOT_FINAL \ blinking_led_supr_partition_final.qdb -to u_top_counter \ -entity top
  4. Pikeun nyusun révisi dasar blinking_led, klik Processing ➤ Start
    Kompilasi. Alternatipna, anjeun tiasa nganggo paréntah di handap pikeun nyusun révisi ieu:
    quartus_sh –flow compile blinking_led -c blinking_led Saatos kompilasi suksés, ieu di handap files némbongan dina diréktori proyék:
    • blinking_led.sof
    • blinking_led.pr_partition.rbf
    • blinking_led.supr_partition.rbf
    • blinking_led_static.qdb
    • blinking_led_supr_partition_final.qdb

1.5.7. Lengkah 7: Nyetél Révisi Palaksanaan PR
Anjeun kedah nyiapkeun révisi palaksanaan PR sateuacan anjeun tiasa ngahasilkeun bitstream PR pikeun program alat. setelan ieu ngawengku nambahkeun wewengkon statik .qdb file salaku sumber file pikeun unggal révisi palaksanaan. Sajaba ti éta, anjeun kudu nangtukeun
entitas pakait tina wilayah PR. Turutan léngkah-léngkah ieu pikeun nyetél révisi palaksanaan PR:

  1.  Pikeun nyetel révisi ayeuna, klik Proyék ➤ Révisi, pilih blinking_led_default salaku ngaran Révisi, teras klik Setel Ayeuna. Alternatipna, anjeun tiasa milih révisi ayeuna dina toolbar Intel Quartus Prime utama.
  2. Pikeun pariksa sumber anu bener pikeun révisi palaksanaan ieu, klik Proyék ➤ Tambah / Hapus Files dina Project. Pastikeun yén blinking_led.sv file nembongan dina file daptar.Intel Agilex F-Series FPGA Development Board - Partitions Window 1
  3. Pikeun pariksa sumber anu leres file pikeun révisi palaksanaan, klik Project ➤ Tambah / Hapus files dina Proyék, sareng tambahkeun sumber di handap ieu files pikeun révisi palaksanaan. Upami aya, cabut blinking_led.sv tina daptar proyék files.
    Ipalaksanaan Ngaran Révisi Sumber File
    blinking_led_empty blinking_led_empty.sv
    blinking_led_slow blinking_led_slow.sv
  4. Setel blinking_led_default salaku Révisi Ayeuna.
  5. Pikeun nangtukeun .qdb file salaku sumber root_partition, klik Assignments ➤ Design Partitions Window. Klik dua kali Partition Database File sél jeung nangtukeun blinking_led_static.qdb file.
  6. Nya kitu, tangtukeun blinking_led_supr_partition_final.qdb salaku Database Partisi File pikeun supr_partition.

    Gambar 10.intel Agilex F-Series FPGA Development Board - nangtukeunAlternatipna, make .qsf assignments di handap pikeun nangtukeun .qdb:
    set_instance_assignment -ngaran QDB_FILE_PARTITION \ blinking_led_static.qdb -to |
    set_instance_assignment -ngaran QDB_FILE_PARTITION \ blinking_led_supr_partition_final.qdb -to u_top_counter

  7. Dina Jandéla Partisi Desain, klik (...) padeukeut jeung kolom katuhu pangjauhna tur aktipkeun kolom Entity Re-binding.

  8.  Dina sél Entity Re-binding, tangtukeun nami éntitas anyar pikeun partisi PR anu anjeun robih dina révisi palaksanaan ayeuna. Pikeun révisi palaksanaan blinking_led_default, nami éntitas nyaéta blinking_led. Dina hal ieu, anjeun nimpa conto u_blinking_led tina révisi dasar compile sareng éntitas anyar blinking_led. Pikeun révisi palaksanaan séjén, tingal tabel di handap ieu:

    Révisi Éntitas ulang ngariung Niley
    blinking_led_slow blinking_led_slow
    blinking_led_empty blinking_led_empty

    Gambar 11. Rebinding éntitasintel Agilex F-Series FPGA Development Board - RebindingAlternatipna, anjeun tiasa nganggo garis di handap dina unggal révisi .qsf pikeun nyetél tugas:
    ##blinking_led_default.qsf
    set_instance_assignment -ngaran ENTITY_REBINDING blinking_led \ -to u_blinking_led
    ##blinking_led_slow.qsf
    set_instance_assignment -ngaran ENTITY_REBINDING blinking_led_slow \ -to u_blinking_led
    ##blinking_led_empty.qsf
    set_instance_assignment -ngaran ENTITY_REBINDING blinking_led_empty \ -to u_blinking_led

  9. Hapus téks place_holder tina sél Entity Re-binding pikeun supr_partition.
  10. Pikeun nyusun desain, klik Processing ➤ Start Compilation. Alternatipna, paké paréntah di handap ieu pikeun nyusun proyék ieu: quartus_sh –flow compile blinking_led –c blinking_led_default
  11. Malikan deui léngkah 4 nepi ka 11 pikeun nyiapkeun sareng nyusun révisi palaksanaan blinking_led_slow sareng blinking_led_empty.

1.5.8. Lengkah 8: Robah Logika SUPR
Pikeun ngarobah fungsionalitas logika dina partisi SUPR, anjeun kudu ngarobah sumber partisi SUPR. Lengkepan léngkah-léngkah ieu pikeun ngagentos conto u_top_counter dina partisi SUPR sareng éntitas top_counter_fast.

  1. Pikeun nyetel révisi palaksanaan SUPR jadi ayeuna, klik Proyék ➤ Révisi tur setel impl_blinking_led_supr_new salaku révisi ayeuna, atawa pilih
    révisi dina toolbar utama Intel Quartus Prime.
  2. Pikeun pariksa sumber anu leres file pikeun révisi palaksanaan, klik Project ➤
    Tambahkeun / Pupus files di Project, sarta pariksa yen top_counter_fast.sv mangrupakeun sumber pikeun révisi palaksanaan impl_blinking_led_supr_new. Upami aya, piceun top_counter.sv tina daptar proyék files.intel Agilex F-Series FPGA Development Board - Assignments
  3. Pikeun nangtukeun .qdb file pakait sareng partisi root, klik Assignments ➤ Desain Partitions Jandela, lajeng ganda-klik Partition Database. File sél pikeun nangtukeun blinking_led_static.qdb.
    Alternatipna, nganggo paréntah di handap pikeun napelkeun ieu file: set_instance_assignment -ngaran QDB_FILE_PARTITION \ blinking_led_static.qdb -to |
  4. Dina sél Entity Re-binding pikeun pr_partition, tangtukeun nami éntitas anu luyu. Pikeun ex ieuample, tangtukeun blinking_led_empty éntitas. Dina hal ieu, anjeun nimpa conto u_blinking_led tina révisi dasar compile sareng éntitas anyar linking_led_empty. Garis di handap ayeuna aya dina .qsf:
    ##impl_blinking_led_supr_new.qsf set_instance_assignment -ngaran ENTITY_REBINDING blinking_led_empty \ -to u_blinking_led
  5. Dina sél Entity Re-binding pikeun supr_partition, tangtukeun éntitas top_counter_fast. top_counter_fast nyaeta nami éntitas statik nu ngagantikeun u_top_counter mun anjeun ngalengkepan SUPR.intel Agilex F-Series FPGA Development Board - SUPR##impl_blinking_led_supr_new.qsf set_instance_assignment -ngaran ENTITY_REBINDING top_counter_fast \ -to u_top_counter
  6. Pikeun nyusun desain, klik Processing ➤ Start Compilation. Alternatipna, paké paréntah di handap pikeun nyusun révisi proyék ieu: quartus_sh –flow compile blinking_led –c \ impl_blinking_led_supr_new

1.5.9. Lengkah 9: Program Dewan
Turutan léngkah-léngkah ieu pikeun nyambungkeun sareng program papan pangembangan FPGA Intel Agilex F-Series.

  1. Sambungkeun catu daya ka papan pamekaran Intel Agilex F-Series FPGA.
  2. Sambungkeun kabel USB antara port USB PC Anjeun jeung hardware programming USB dina dewan ngembangkeun.
  3. Buka software Intel Quartus Prime, teras klik Tools ➤ Programmer. Tingal Programming a Development Board.
  4. Dina Programmer, klik Setup Hardware, teras pilih USB-Blaster.
  5. Klik Deteksi Otomatis, teras pilih alat AGFB014R24B.
  6.  Pencét OK. Parangkat lunak Intel Quartus Prime ngadeteksi sareng ngapdet Programmer sareng tilu alat FPGA di papan tulis.
  7.  Pilih alat AGFB014R24B, klik Robah File, sarta beban blinking_led_default.sof file.
  8. Aktipkeun Program / Konpigurasikeun pikeun blinking_led_default.sof file.
  9. Pencét Mimitian sareng ngantosan bar kamajuan ngahontal 100%.
  10.  Niténan LED dina papan kedip-kedip.
  11. Pikeun program ngan wewengkon PR,-klik katuhu blinking_led_default.sof file dina Programmer teras klik Tambahkeun PR Programming File. Pilih blinking_led_slow.pr_partition.rbf file.
  12. Nonaktipkeun Program / Konpigurasikeun pikeun blinking_led_default.sof file.
  13.  Aktipkeun Program / Konpigurasikeun pikeun blinking_led_slow.pr_partition.rbf file, teras klik Mimitian. Di papan tulis, perhatikeun LED[0] jeung LED[1] terus kedip-kedip. Nalika bar kamajuan ngahontal 100%, LED [2] sareng LED [3] kedip-kedip langkung laun.
  14. Pikeun program ulang wewengkon PR, klik katuhu dina .rbf file dina Programmer, lajeng klik Robah PR Programing File.
  15.  Pilih .rbf files pikeun dua personas séjén pikeun niténan kabiasaan di papan tulis. Ngamuat blinking_led_default.pr_partition.rbf file ngabalukarkeun LEDs kedip-kedip dina frékuénsi aslina, sarta loading blinking_led_empty.pr_partition.rbf file ngabalukarkeun LEDs tetep ON. 17. Pikeun ngarobah logika SUPR, ulang hambalan 7 di luhur pikeun milih impl_blinking_led_supr_new.sof. Sanggeus ngarobah ieu file, dipingpin [0:1] ayeuna blinks dina laju leuwih gancang ti saméméhna. PR séjén .rbf files oge cocog jeung .sof anyar.
    Catetan: Assembler ngahasilkeun .rbf file pikeun wewengkon SUPR. Nanging, anjeun henteu kedah nganggo ieu file pikeun reprogram FPGA di runtime sabab partisi SUPR teu instantiate sasak freeze, PR wilayah controller, jeung logika sejenna dina sistem sakabéh. Lamun anjeun nyieun parobahan logika partisi SUPR, anjeun kudu reprogram .sof pinuh file tina kompilasi révisi palaksanaan SUPR.

angka 12. Programming a Development Board
intel Agilex F-Series FPGA Development Board - Dewan1.5.9.1. Ngungkulan Kasalahan Pemrograman PR
Mastikeun setup ditangtoskeun tina Intel Quartus Prime Programmer jeung hardware disambungkeun mantuan pikeun nyegah sagala kasalahan salila programming PR.
Upami anjeun nyanghareupan kasalahan pemrograman PR, tingal "Ngarengsekeun Kasalahan Pemrograman PR" dina Pituduh Pamaké Intel Quartus Prime Pro Edition: Konfigurasi Parsial pikeun tip-tip ngungkulan léngkah-léngkah.
Émbaran patali

Ngungkulan Kasalahan Pemrograman PR

1.5.10. Ngaropéa Partisi SUPR
Anjeun tiasa ngarobih partisi SUPR anu tos aya. Saatos ngaropea partisi SUPR, anjeun kudu compile eta, ngahasilkeun .sof file, sarta program dewan, tanpa compiling personas séjén. Pikeun example, tuturkeun lengkah ieu pikeun ngarobah top_counter_fast.sv modul ka cacah gancang:

  1. Setel impl_blinking_led_supr_new salaku révisi ayeuna.
  2.  Dina top_counter_fast.sv file, ngaganti pernyataan count_d + 2 ku count_d + 4.
  3.  Jalankeun paréntah di handap pikeun nyintésis ulang blok SUPR sareng ngahasilkeun .sof anyar file: quartus_sh –flow compile blinking_led \ -c impl_blinking_led_supr_new
    .sof nu dihasilkeun ayeuna ngandung wewengkon SUPR anyar, sarta ngagunakeun blinking_led pikeun standar (power-on) persona.

1.6. Dokumén Révisi Sajarah AN 987: Update statik parsial Reconfiguration Tutorial Sajarah révisi

Vérsi Dokumén Intel Quartus Prime Vérsi Parobahan
2022.10.24 22. Pelepasan awal dokumén.

Diropéa pikeun Intel® Quartus®Prime Design Suite: 22.3

Jawaban kana FAQs Top:

Kirim Eupan Balik

Q Naon update statik reconfiguration parsial

Konfigurasi Parsial Update Statis dina kaca 3

Q Naon anu abdi peryogi pikeun tutorial ieu?

Sarat Tutorial dina kaca 3

Q Dimana abdi tiasa kéngingkeun desain rujukan?

A Download Desain Rujukan Files dina kaca 5

Q Kumaha kuring nyieun desain SUPR?

Pitunjuk Desain Rujukan dina kaca 6

Q Naon ari PR persona?

Nangtukeun Personas dina kaca 10

Q Kumaha kuring ngarobah logika SUPR? A Robah Logika SUPR dina kaca 16

A Robah Logika SUPR dina kaca 16

Q Kumaha kuring program dewan?

A Program Dewan dina kaca 18

Q Naon masalah PR dipikawanoh tur watesan?

A Intel FPGA Panglawungan Rojongan: PR

intel Agilex F-Series FPGA Development Board - Ikon Vérsi online
Intel Agilex F-Series FPGA Development Board - Ikon 154 Kirim Eupan Balik

ID: 749443
AN-987
Vérsi: 2022.10.24

Dokumén / Sumberdaya

intel Agilex F-Series FPGA Development Board [pdf] Pituduh pamaké
Agilex F-Series, Agilex F-Series FPGA Development Board, FPGA Development Board, Development Board, Board

Rujukan

Ninggalkeun komentar

alamat surélék anjeun moal diterbitkeun. Widang diperlukeun ditandaan *