XILINX 63234 TAMAT FPGA Distributor

Catetan penting: PDF anu tiasa diunduh tina Rékam Jawaban ieu disayogikeun pikeun ningkatkeun kagunaan sareng kabaca. Kadé dicatet yén Jawaban Records téh Webeusi dumasar-nu remen diropéa salaku informasi anyar sadia. Anjeun ngingetkeun nganjang ka Rojongan Téknis Xilinx Websitus jeung ulangview (Jawaban Xilinx 63234) pikeun versi panganyarna tina Jawaban ieu.

Bubuka

Kusabab jalan DDR2 na DDR3 kenangan arsiték sarta MIG 7 runtuyan controller dirancang, kinerja teu lugas. Merlukeun pamahaman rupa Jedec Timing parameter jeung Arsitéktur controller, tur anjeun bakal kedah ngajalankeun simulasi pikeun meunangkeun perkiraan. Prinsip umum pikeun nangtukeun kinerja anu sarua, tapi dokumen ieu nyadiakeun cara gampang pikeun ménta efisiensi ngagunakeun ex MIGample desain kalayan bantuan bangku test na rangsangan files napel dieu.

Bandwidth anu épéktip
Beus data DRAM ngahontal bandwidth puncak ngan ukur nalika maca sareng nyerat, sareng overhead na nurunkeun tingkat data anu efektif.

Sababaraha examples tina overhead anu

• waktos precharge ngakses baris di bank sarua (Alamat aksés henteu dina baris-halaman hit sarua)
• nulis waktu recovery pikeun ngarobah tina nulis kana aksés dibaca
• waktos turnaround beus pikeun ngarobah tina baca kana aksés nulis

Siklus jam mindahkeun data

• Efisiensi (%) = ——————————————-

Total siklus jam
Bandwidth éféktif = Bandwidth Puncak * Efisiensi

Generasi Desain MIG

• Tingal UG586 Bab 1 pikeun detil léngkah-léngkah ngeunaan MIG IP sareng exampgenerasi desain le.
• Sateuacan ngajalankeun simulasi kinerja MIG 7 Series, lakukeun di handap pikeun mastikeun lingkungan simulasi anjeun henteu kunanaon.
• Buka MIG example ngarancang jeung peta perpustakaan luyu, ngajalankeun simulasi, sarta mastikeun yén anjeun bisa ningali pesen "test lulus" dina transcript nu.
• Pikeun nunjukkeun aliran, kuring parantos ngahasilkeun IP MIG pikeun xc7vx690tffg1761-2 sareng naroskeun mantan.amprarancang.
• Dua hal anu kedah diperhatoskeun nyaéta bit alamat mémori sareng pilihan pemetaan alamat mémori.
• Pikeun example, Kuring geus dipilih MT41J128M8XX-125 handapeun bagian memori pilihan turun-handap.

Pikeun bagian mémori anu dipilih tina Gambar-1, baris = 14, kolom = 10 sareng bank = 3, janten app_addr_width = baris + kolom + bank + pangkat = 28

Anjeun tiasa milih BANK_ROW_COLUMN atanapi ROW BANK_COLUMN.
Kuring geus ninggalkeun Kolom ROW BANK, nu pemetaan alamat standar.

Example design Simulasi kalawan bangku test synthesizable

• Dina setélan simulasi, pilih QuestaSim / ModelSim Simulator tur kotektak ka lokasi perpustakaan disusun.
• Pikeun detil ngeunaan nunjuk ka alat pihak katilu install jalur, milih simulator udagan, sarta compiling jeung pemetaan perpustakaan, anjeun tiasa ningali (UG900) Vivado Design Suite User Guide Logika Simulasi.

Simulate GUI (Klik Run Simulasi Tab dina manajer proyék) tur pastikeun Anjeun ningali pesen "test lulus" dina transcript nu.

Performance Simulasi RTL modifikasi

1. Klik katuhu tab sumber, pilih "tambahkeun atawa jieun sumber simulasi", kotektak ka mig7_perfsim_traffic_generator.sv file teras klik rengse pikeun nambahkeun eta.
2. Klik katuhu tab sumber, pilih "tambahkeun atawa jieun sumber simulasi", kotektak ka perfsim_stimulus.txt, teras klik rengse nambahkeun eta.
3. Komen mantanampinstantiation le_top di sim_tb_top.v file.
4. Tambahkeun garis RTL handap pikeun sim_tb_top,v
5. Robah APP_ADDR_WIDTH, APP_DATA_WIDTH, RANK_WIDTH, H, sareng BANK_WIDTH dumasar kana pilihan bagian mémori anjeun. Nilai tiasa didapet tina _mig.v file.
6. The konéng disorot ngaran instantiation mig_7series_0_mig bisa rupa-rupa dumasar kana ngaran komponén anjeun salila IP creation.n, Verifikasi lamun geus milih ngaran béda jeung ngaganti eta sasuai.
7. Sakali IP dihasilkeun buka _mig.v file jeung pariksa cross pikeun sagala variasi dina ngaran sinyal LHS tur ngabenerkeun aranjeunna.
8. app_sr_req, app_ref_req, jeung app_zq_req kudu diinisialisasi jadi 0.
9. Salaku example_top.v ieu commented kaluar jeung anyar files ditambahkeun, Anjeun meureun bakal ningali "?" gigireun mig_7series_0_mig.v file dina sumber simulasi.
10. Pikeun peta nu bener file, klik katuhu mig_7series_0_mig.v, pilih "Tambahkeun Sumber", kotektak ka /mig_7series_0_example.srcs/sources_1/ip/mig_7series_0/mig_7series_0/user_design/rtl jeung tambahkeun mig_7series_0_mig_sim.v file.
11. Upami anjeun ningali "?" pikeun dasarna files, tambahkeun sadayana RTL files dina clocking, controller, ip_top, phy, jeung folder UI.
12. Sakali parobihan RTL parantos réngsé sareng sadaya anu diperyogikeun files ditambahkeun kana Sumber Simulasi anjeun, Hierarki kudu sarua jeung Gambar 5.
13. The files disorot beureum nu anyar ditambahkeun, sarta "?" diperkirakeun dina modul nu patali ECC salaku konfigurasi memori dipilih boga pilihan ECC ditumpurkeun.

Rangsangan File Katerangan

Unggal pola stimulus nyaéta 48 bit, sarta format digambarkeun dina Gambar 6-1 ngaliwatan 6-4.

Encoding Alamat (Alamat [35:0])
Alamatna disandikeun dina stimulus sakumaha Gambar 7-1 ka Gambar 7-6. Sadaya widang alamat kedah diasupkeun dina format héksadesimal.

Sakabéh widang alamat téh rubak anu bisa dibagi ku opat pikeun nuliskeun dina format héksadesimal. Bangku tés ngan ukur ngirimkeun bit anu diperyogikeun tina widang alamat ka Controller Mémori. Pikeun example, dina konfigurasi dalapan bank, ngan bank Bits [2: 0] dikirim ka Mémori Controller, jeung bit sésana teu dipaliré. Bit tambahan pikeun widang alamat disadiakeun pikeun anjeun ngasupkeun alamat dina format héksadesimal. Anjeun kudu mastikeun yén anjeunna nilai diasupkeun pakait jeung lebar hiji konfigurasi dibikeun.

• Alamat Kolom (Kolom [11:0]) - Alamat Kolom dina stimulus disayogikeun maksimal 12 bit, tapi anjeun kedah alamat ieu dumasar kana parameter lebar kolom anu disetél dina desain anjeun.
• Alamat Baris (Baris [15:0]) - Alamat baris dina stimulus disayogikeun maksimal 16 bit, tapi anjeun kedah alamat
• Ieu dumasar kana parameter lebar baris anu disetél dina desain anjeun.
• Alamat Bank (Bank [3: 0]) - Alamat Bank di stimulus disadiakeun pikeun maksimum opat bit, tapi anjeun kudu alamat ieu dumasar kana parameter lebar bank diatur dina rarancang Anjeun.
• Alamat réngking (Rank[3:0]) - Alamat réngking dina stimulus disayogikeun maksimal opat bit, tapi anjeun kedah ngémutan ieu dumasar kana parameter lebar pangkat anu disetél dina desain anjeun.
• Alamatna dirakit dumasar kana parameter MEM_ADDR_ORDER tingkat luhur sareng dikirim ka antarmuka pangguna.

Paréntah Ulang (Paréntah Ulang [7:0])

• Jumlah pangulangan paréntah nyaéta sabaraha kali paréntah masing-masing diulang dina Panganteur Pangguna. Alamat pikeun tiap pengulangan dironjatkeun ku 8. Jumlah pangulangan maksimum nyaéta 128.
• Bangku tés henteu mariksa wates kolom, sareng ngabungkus upami wates kolom maksimal ngahontal nalika paningkatan.
• 128 Paréntah ngeusian halaman. Pikeun alamat kolom lian ti 0, jumlah pangulangan 128 bakal nyebrang.
• Wates kolom wraps sabudeureun ka mimiti alamat kolom.

Mangpaat beus

Pamakéan beus diitung dina Antarmuka Pamaké, nyandak jumlah total Bacaan sareng nyerat kana tinimbangan, sareng persamaan ieu dianggo:

• BL8 nyokot opat siklus jam memori
• End_of_stimulus mangrupikeun waktos nalika sadaya paréntah parantos réngsé.
• calib_done nyaéta waktu nalika calibration geus rengse.

Example Pola
Ieu examples dumasar kana MEM_ADDR_ORDER disetel ka BANK_ROW_COLUMN.

Pola Baca Tunggal
00_0_2_000F_00A_1 - Pola ieu mangrupikeun bacaan tunggal tina kolom ka-10, baris ka-15, sareng bank kadua.

Pola Tulis Tunggal
00_0_1_0040_010_0 - Pola ieu mangrupikeun tulisan tunggal ka kolom ka-32, baris ka-128, sareng bank kahiji.

Tunggal Tulis sareng Baca ka Alamat Anu Sarua

• 00_0_2_000F_00A_0 - Pola ieu mangrupikeun tulisan tunggal ka kolom ka-10, baris ka-15, sareng bank kadua.
• 00_0_2_000F_00A_1 - Pola ieu mangrupikeun bacaan tunggal tina kolom ka-10, baris ka-15, sareng bank kadua

Sababaraha Tulisan sareng Bacaan sareng Alamat Anu Sarua

• 0A_0_0_0010_000_0 - Ieu pakait jeung 10 nulis kalayan alamat mimitian ti 0 nepi ka 80, nu bisa ditempo dina kolom.
• 0A_0_0_0010_000_1 - Ieu pakait jeung 10 dibaca kalawan alamat mimitian ti 0 nepi ka 8,0, nu bisa ditempo dina kolom.

Page Wrap Salila Nulis
0A_0_2_000F_3F8_0 - Ieu pakait jeung 10 nulis kalayan alamat kolom dibungkus ka mimiti kaca sanggeus hiji nulis.

Simulating Generator Lalu Lintas Kinerja
Dina titik ieu, anjeun geus rengse kalayan MIG example simulasi desain. Ieu ngandung harti yén setelan simulasi anjeun geus siap, anjeun geus dipigawé simulasi kinerja modifikasi RTL, hirarki simulasi anyar bener, jeung anjeun geus dipikaharti pola rangsangan. Ngajalankeun simulasi sakali deui kalawan 16 nulis jeung maca dina perfsim_stimulus.txt.

• Ngajalankeun sadayana, antosan dugi sinyal init_calib_complete negeskeun, sareng anjeun bakal tiasa ningali jumlah anu diusulkeun nyerat sareng maca. simulasi nu lajeng bakal eureun.
• Nalika anjeun dipenta pikeun kaluar tina simulasi, pilih Henteu sareng angkat ka jandela transkrip, dimana anjeun bakal tiasa ningali statistik kinerja.
• Upami anjeun milih "kaluar simulasi," statistik kinerja bakal ditulis ka a file ngaranna mig_band_width_output.txt lokasina di folder sim_1/behave.
• Exampjalur diréktori: - / mig_7series_0_example_perf_sim\mig_7series_0_example.sim/sim_1/behav

Anjeun bisa heran naha persentage utilization beus téh ngan 29. Jalankeun deui simulasi jeung setélan IP sami, tapi ngan ngarobah stimulus. file ka 256 nyerat sareng 256 maca

• ff_0_0_0000_000_0
• ff_0_0_0000_000_1

Anjeun ayeuna bakal ningali persentage salaku 85, nu ngakibatkeun yen DDR3 nawarkeun utilization beus hadé pikeun sekuen panjang nulis jeung maca bursts.

Cara umum pikeun ngaronjatkeun Performance
Faktor anu mangaruhan efisiensi tiasa dibagi jadi dua bagian:

1. Mémori Spésifik
2. Controller Spésifik

angka 9 méré Anjeun leuwihview tina istilah anu memori-spésifik.
Teu kawas SRAMs na Blok Kenangan, kinerja DDR2 atanapi DDR3 teu ngan laju data maksimum.

Éta gumantung kana seueur faktor waktos, kalebet:

• tRCD: Baris Komando Reureuh (atawa ras mun cas reureuh).
• tCAS (CL): Latén strobo alamat kolom.
• tRP: Baris precharge reureuh.
• tRAS: Baris Active Time (aktipkeun pikeun prechange).
• tRC: waktos siklus baris. tRC = tRAS + tRP
• tRAC: aksés acak reureuh. tRAC = tRCD + tCAS
• tCWLCASas nyerat latency.
• tZQ: waktos calibration ZQ.
• tRFC: Baris Refresh Daur Time
• tWTR: Tulis pikeun Baca reureuh. Panungtungan nulis transaksi ka Baca waktos paréntah.
• tWR: Tulis waktos Pamulihan. Tulis transaksi terakhir ka waktos Precharge
• Waktu sadaya parameter anu didaptarkeun gumantung kana jinis mémori anu dianggo sareng kelas kacepetan bagian mémori.
• Rincian langkung seueur ngeunaan definisi sareng spésifikasi waktos tiasa dipendakan dina standar DDR2 sareng DDR3 JEDEC atanapi lembar data alat mémori.

Efisiensi utamana gumantung kana kumaha memori diaksés. Pola alamat anu béda masihan hasil efisiensi anu béda.

Mémori waktos overheads

1. Waktos aktivasina sareng waktos Precharge nalika ngarobih ka bank anyar / barisan atanapi ngarobih barisan dina bank anu sami.- Janten, anjeun ngirangan parobahan baris, anu tiasa ngaleungitkeun tRCD sareng tRP.
2. Kirim kontinyu nulis atawa maca paréntah -Maintaining tCCD timing.
3. Ngaleutikan write-to-read sareng read-to-write changeover paréntah - Tulis waktos pamulihan pikeun ngarobih aksés maca, sareng waktos turnaround beus pikeun robih tina maca kana nyerat.
4. Setel interval refresh anu pas.
   • a. DDR3 SDRAM merlukeun siklus Refresh dina interval periodik rata tREFI.
   • b. Maksimum 8 Paréntah Anyarkeun tambahan tiasa dikaluarkeun sateuacanna ("ditarik"). Ieu henteu ngirangan jumlah refresh, tapi interval maksimal antara dua paréntah Refresh di sakurilingna dugi ka 9 × tREFI
5. Anggo sadaya bank - Mékanisme alamat anu cocog langkung saé.
   • a. Baris-Bank-Kolom: Pikeun urus lumangsung ngaliwatan spasi alamat sequential, inti otomatis muka nepi baris sarua dina bank hareup alat DRAM pikeun nuluykeun transaksi nalika tungtung baris aya geus ngahontal. Éta cocog pikeun aplikasi anu ngabutuhkeun pakét data anu ageung ka lokasi alamat anu berurutan.
   • b. Bank-Baris-Kolom: Nalika nyebrang wates baris, baris ayeuna bakal ditutup, sarta baris sejen bakal dibuka dina bank sarua. MSB mangrupikeun alamat bank anu tiasa dianggo pikeun ngalih ti bank anu béda. Ieu cocog pikeun pondok, transaksi leuwih acak ka hiji blok memori pikeun sawatara waktu, lajeng a luncat ka blok sejen (bank)
6. Panjang Burst
   • a. BL 8 dirojong pikeun DDR3 dina séri 7. BC4 boga efisiensi pisan low, nu kirang ti 50%. Ieu kusabab waktos palaksanaan BC4 sami sareng BL8. Data ieu ngan masked jero komponén.
   • b. Dina kasus dimana anjeun teu hayang nulis burst pinuh, boh mask data atawa nulis-sanggeus-baca bisa dianggap.
7. Setel interval ZQ anu pas (DDR3 Ngan)
   Controller ngirimkeun paréntah Kalibrasi ZQ Short (ZQCS) sareng ZQ Long (ZQCL).
   • a. Patuh kana Standar DDR3 JEDEC
   • b. Kalibrasi ZQ dibahas dina bagian 5.5 tina JEDEC Spec JESD79-3 DDR3 SDRAM Standard
   • c. ZQ Calibration calibrates On-Die Termination (ODT) dina interval anu teratur pikeun ngitung variasi dina VT
   • d. Logika dikandung dina bank_common.v/vhd
   • e. Parameter Tzqcs nangtukeun laju nu paréntah ZQ Calibration dikirim ka mémori
   • f. Kasebut nyaéta dimungkinkeun pikeun nganonaktipkeun counter jeung sacara manual ngirim maké app_zq_req, éta Sarupa jeung sacara manual ngirim Refresh a. Tingal (Jawaban Xilinx 47924) pikeun detil.

Overheads Controller

1. Bacaan périodik - Tingali (Jawaban Xilinx 43344) pikeun detil.
   • a. Ulah ngarobah periode bacaan.
   • b. Luncat maca périodik nalika nyerat sareng ngaluarkeun jumlah bacaan anu sono sateuacan maca anu leres
2. Reordering - Tingali (Jawaban Xilinx 34392) pikeun detil. Pikeun desain Pangguna sareng Antarmuka AXI, langkung saé pikeun ngaktipkeun ieu.
   • a. Susunan ulang mangrupikeun logika anu ningali payun sababaraha paréntah sareng ngarobih paréntah paréntah pangguna supados paréntah nonmemory henteu ngeusian rubakpita anu sah. Kinerja ogé patali jeung pola lalulintas sabenerna.
   • b. Dumasar kana pola alamat, susunan ulang mantuan pikeun skip precharge sareng ngaktipkeun paréntah sareng ngajantenkeun tRCD sareng tRP henteu ngeusian rubakpita data.
3. Coba nambahan jumlah Mesin Bank.
   • a. Kalolobaan logika controller urang resides dina mesin bank, sarta aranjeunna pakait jeung bank DRAM
   • b. A mesin bank dibikeun ngatur bank DRAM tunggal iraha wae.
   • c. ngerjakeun mesin Bank dinamis, jadi teu perlu boga mesin bank pikeun tiap bank fisik.
   • d. mesin Bank bisa ngonpigurasi, tapi mangrupakeun tradeoff antara wewengkon jeung kinerja.
   • e. Jumlah allowable mesin bank ti 2-8.
   • f. Sacara standar, 4 Mesin Bank dikonpigurasi ngaliwatan parameter RTL.
   • g. Pikeun ngarobah Mesin Bank, mertimbangkeun parameter nBANK_MACHS = 8 dikandung dina memc_ui_top

Example pikeun 8 Mesin Bank - nBANK_MACHS = 8
Anjeun ayeuna sadar kana faktor anu mangaruhan kinerja. Pertimbangkeun aplikasi hulu anu masihan anjeun 512 bait data per pakét,t, sareng anjeun kedah nyimpen éta ka lokasi mémori anu béda. Salaku 512 bait data sarua jeung 64 bursts data DDR3, ngajalankeun ulang example design kalawan stimulus a file ngandung 512 nyerat, 512 maca, sareng gentos baris pikeun unggal 64 nyerat atanapi maca:

Dina ahir simulasi, anjeun bakal nempo yén utilization beus téh di 77 persen.

Angka 11: Statistik Kinerja pikeun 512 nyerat sareng 512 maca - Ngalihkeun baris pikeun 64 nyerat atanapi maca.

Anjeun ayeuna bisa nerapkeun pangaweruh diajar i anjeunna bagian saméméhna pikeun ngaronjatkeun efisiensi. Pikeun ngamangpaatkeun sakabéh bank tinimbang ngarobah baris, modifikasi pola alamat pikeun ngarobah bank sakumaha ditémbongkeun di handap ieu. Ieu sarua jeung setelan ROW_BANK_Column dina setelan pemetaan alamat memori dina MIG GUI.

Dina ahir simulasi, anjeun bakal nempo yén saméméhna 77 Persen Bus Utilization ayeuna 87!

Upami anjeun masih ngabutuhkeun efisiensi anu langkung luhur, anjeun tiasa milih ukuran pakét ageung 1024 atanapi 2048 bait, atanapi mertimbangkeun refresh manual.
Catetan: Xilinx teu nyorong bypassing controller Anyarkeun, sabab kami teu yakin mun anjeun bakal bisa minuhan JEDEC otomatis Refresh timing, nu mangaruhan reliabiliti data. Ti controller urang Anjeun bisa ngarobah NBANNBANk_MACH pikeun ningali pamutahiran kinerja. Sanajan kitu, ieu bisa mangaruhan timing desain Anjeun, Mangga tingal (Jawaban Xilinx 36505) pikeun detil ngeunaan nBANk_MACH.

Buka core_name_mig_sim.v file sarta ngarobah parameter nBANK_MACHS tina 4 ka 8 jeung ulang ngajalankeun simulasi.
Pikeun mibanda nilai parameter mawa pangaruh dina hardware, anjeun kudu ngamutahirkeun core_name_mig.v file. I dipaké pola sarua dimana urang meunang 87% utilization beus (gambar 2). Kalayan nBANK_MACHS disetel ka 8, efisiensi ayeuna 90%.

Ogé, perhatikeun yén ½ sareng ¼ pengendali mangaruhan éfisiénna kusabab laténna. Pikeun example, saprak urang ngan bisa ngirim paréntah unggal 4 siklus CK, aya kadang tambahan padding nalika adhering ka minimum DRAM spésifikasi timing, nu bisa ngurangan efisiensi tina teoritis. Coba kaluar controller béda pikeun manggihan hiji nu cocog sarat efisiensi Anjeun. Rujukan

1. Zynq-7000 AP SoC sareng 7 Series FPGAs MIS v2.3 [UG586]
2. Xilinx MIG Solusi Center http://www.xilinx.com/support/answers/34243.html

Riwayat révisi
13/03/2015 - Pelepasan awal..

Dokumén / Sumberdaya

XILINX 63234 TAMAT FPGA Distributor [pdf] Pituduh pamaké 63234 END FPGA Distributor, 63234, END FPGA Distributor, FPGA Distributor

Rujukan

• Manual pamaké