altera Nios V Embedded Processor User Guide

altera Nios V Embedded Processor

spésifikasi

Ngaran produk: Prosesor Nios V
Kasaluyuan parangkat lunak: Parangkat Lunak Quartus Prime sareng Desainer Platform
Tipe prosésor: Altera FPGA
Sistim mémori: Memori volatile jeung non-volatile
Interface komunikasi: Agen UART

Desain System Hardware Prosesor V Nios

Pikeun ngarancang sistem hardware Prosesor Nios V, tuturkeun léngkah-léngkah ieu:

Nyiptakeun desain sistem Prosesor Nios V nganggo Desainer Platform.
Ngahijikeun sistem kana proyék Quartus Prime.
Desain sistem mémori kaasup mémori volatile sareng non-volatile.
Laksanakeun jam sareng ngareset prakték pangsaéna.
Napelkeun standar sarta agén UART pikeun operasi efisien.

Desain System Software Prosesor V Nios

Pikeun ngarancang sistem parangkat lunak pikeun Prosesor Nios V:

Turutan aliran ngembangkeun software pikeun Nios V Processor.
Jieun Board Rojongan Paket Project jeung Project Aplikasi.

Konfigurasi Prosesor Nios V sareng Solusi Booting

Pikeun ngonpigurasikeun sareng booting Prosesor Nios V:

Ngartos bubuka konfigurasi na booting solusi.
Link aplikasi pikeun operasi seamless.

Ngeunaan Prosesor Nios® V Embedded
1.1. Altera® FPGA sareng Prosesor Embedded Overview
Alat FPGA Altera tiasa nerapkeun logika anu fungsina salaku microprocessor lengkep bari nyayogikeun seueur pilihan.
Beda penting antara mikroprosesor diskrit sareng Altera FPGA nyaéta lawon Altera FPGA henteu ngandung logika nalika diaktipkeun. Prosesor Nios® V nyaéta prosésor intelektual lemes (IP) dumasar kana spésifikasi RISC-V. Sateuacan Anjeun ngajalankeun software dina sistem dumasar processor Nios V, anjeun kudu ngonpigurasikeun alat Altera FPGA kalawan desain hardware nu ngandung hiji prosésor Nios V. Anjeun tiasa nempatkeun prosesor Nios V mana dina Altera FPGA, gumantung kana sarat desain.

Pikeun ngaktifkeun sistem embedded basis IP Altera® FPGA anjeun pikeun berperilaku salaku sistem basis mikroprosesor diskrit, sistem anjeun kedah kalebet ieu: · AJTAG panganteur pikeun ngarojong konfigurasi Altera FPGA, hardware jeung software
debugging · Hiji mékanisme konfigurasi Altera FPGA kakuatan-up
Upami sistem anjeun gaduh kamampuan ieu, anjeun tiasa ngawitan nyaring desain anjeun tina desain hardware anu tos diuji anu dimuat dina Altera FPGA. Nganggo Altera FPGA ogé ngamungkinkeun anjeun ngarobih desain anjeun gancang pikeun ngatasi masalah atanapi nambihan fungsionalitas énggal. Anjeun tiasa nguji desain hardware anyar ieu kalayan gampang ku ngonpigurasikeun Altera FPGA nganggo sistem JTAG panganteur.
The JTAG panganteur ngarojong hardware jeung software ngembangkeun. Anjeun tiasa ngalaksanakeun tugas di handap ieu nganggo JTAG panganteur: · Konpigurasikeun Altera FPGA · Ngundeur tur debug software · Komunikasi jeung Altera FPGA ngaliwatan interface kawas UART (JTAG UART
terminal) · Debug hardware (kalayan Signal Tap embedded logic analyzer) · Program flash memory
Saatos Anjeun ngonpigurasikeun Altera FPGA kalawan desain basis processor Nios V, aliran ngembangkeun software sarupa aliran keur desain mikrokontroler diskrit.

Émbaran patali · AN 985: Tutorial Prosesor Nios V
Pituduh mimiti gancang ngeunaan nyieun sistem prosésor Nios V basajan tur ngajalankeun aplikasi Hello Dunya.
© Altera Corporation. Altera, logo Altera, logo `a', jeung tanda Altera sejenna mangrupakeun mérek dagang ti Altera Corporation. Altera ngagaduhan hak pikeun ngarobih produk sareng jasa iraha waé tanpa aya bewara. Altera henteu nanggung tanggung jawab atanapi tanggung jawab anu timbul tina aplikasi atanapi pamakean inpormasi, produk, atanapi jasa anu dijelaskeun di dieu iwal sakumaha anu dinyatakeun sacara tinulis ku Altera. Konsumén Altera disarankan pikeun ménta versi panganyarna tina spésifikasi alat sateuacan ngandelkeun inpormasi anu diterbitkeun sareng sateuacan nempatkeun pesenan produk atanapi jasa. *Ngaran sareng merek sanésna tiasa diklaim salaku hak milik batur.

1. Ngeunaan Nios® V Embedded Processor 726952 | 2025.07.16
· Manual Rujukan Prosesor Nios V Nyadiakeun inpormasi ngeunaan patokan kinerja prosésor Nios V, arsitéktur prosésor, modél program, sareng palaksanaan inti.
· Embedded Periferal IP Guide pamaké · Nios V Processor Software Pamekar Buku Panduan

Ngajelaskeun lingkungan ngembangkeun software processor Nios V, parabot nu sadia, jeung prosés ngawangun software pikeun ngajalankeun on processor Nios V. · Ashling * RiscFree * Lingkungan Pangwangunan Terpadu (IDE) pikeun Altera FPGAs Panungtun Ngajelaskeun RiscFree * lingkungan ngembangkeun terpadu (IDE) pikeun Altera FPGAs Arm * basis HPS jeung prosesor inti Nios V. · Nios V Processor Altera FPGA IP Release Catetan
1.2. Quartus® Prime Software Rojongan
Alur ngawangun prosésor Nios V béda pikeun parangkat lunak Quartus® Prime Pro Edition sareng parangkat lunak Quartus Prime Standard Edition. Tingal AN 980: Nios V Processor Quartus Prime Software Rojongan pikeun émbaran nu langkung lengkep ihwal bédana.
Émbaran patali AN 980: Nios V Processor Quartus Perdana Software Rojongan
1.3. Nios V Processor Lisénsi
Unggal varian prosésor Nios V boga konci lisénsi na. Sakali anjeun acquire konci lisénsi, anjeun tiasa nganggo konci lisénsi sarua pikeun sakabéh proyék prosésor Nios V nepi ka tanggal béakna. Anjeun tiasa kéngingkeun lisénsi Nios V Processor Altera FPGA IP kalayan biaya nol.
Daptar konci lisénsi prosésor Nios V sadia dina Altera FPGA Self-Service Licensing Center. Klik tab Sign up for Evaluation or Free License, tur pilih pilihan nu saluyu pikeun nyieun pamundut.
angka 1. Altera FPGA Self-Service Lisensi Center

Kalayan konci lisénsi, anjeun tiasa:
Kirim Eupan Balik

Buku Panduan Desain Prosesor Tertanam Nios® V 7

1. Ngeunaan Nios® V Embedded Processor 726952 | 2025.07.16
· Ngalaksanakeun prosésor Nios V dina sistem anjeun. · Simulate paripolah sistem prosésor Nios V. · Verifikasi fungsionalitas desain, sapertos ukuran sareng laju. · Ngahasilkeun program alat files. · Program alat sareng pariksa desain dina hardware.
Anjeun teu kedah lisénsi pikeun ngembangkeun software dina Ashling * RiscFree * IDE pikeun Altera FPGAs.
Émbaran patali · Altera FPGA Self-Service Lisensi Center
Kanggo inpo nu langkung lengkep ihwal meunangkeun konci lisénsi IP Nios V Processor Altera FPGA. · Instalasi sareng Lisénsi Software Altera FPGA Kanggo inpormasi anu langkung lengkep ihwal ngalisensikeun parangkat lunak Altera FPGA sareng nyetél lisénsi tetep sareng server lisénsi jaringan.
1.4. Desain Sistim Embedded
Gambar di handap ieu ngagambarkeun aliran desain sistem dumasar kana prosésor Nios V anu saderhana, kalebet pamekaran hardware sareng software.

Buku Panduan Desain Prosesor Tertanam Nios® V 8

Kirim Eupan Balik

1. Ngeunaan Nios® V Embedded Processor 726952 | 2025.07.16

Gambar 2.

Nios V Prosesor System Desain Aliran
Konsep Sistim

Nganalisis Sarat Sistim

Nios® V
Prosesor Cores sarta Komponén Standar

Nangtukeun jeung Generate System di
Desainer Platform

Aliran Hardware: Ngahijikeun sareng Compile Intel Quartus Prime Project

Aliran software: Ngembangkeun sarta Ngawangun Software Nios V Proposal

Aliran Hardware: Unduh Desain FPGA
ka Papan Sasaran

Aliran software: Uji sareng Debug Software Prosesor Nios V

Parangkat Lunak Teu Nyumponan Spésifikasi?
Sumuhun
Parangkat Keras Teu Nyumponan Spésifikasi? Sumuhun
Sistem Lengkep

Kirim Eupan Balik

Buku Panduan Desain Prosesor Tertanam Nios® V 9

726952 | 2025.07.16 Kirim Eupan Balik

2. Desain System Hardware Prosesor Nios V sareng Quartus Prime Software sareng Desainer Platform

Gambar 3.

Diagram di handap ieu ngagambarkeun desain hardware processor Nios V has. Nios V Processor System Hardware Desain Aliran

Mimitian

Nios V Cores sarta komponén baku

Anggo Desainer Platform pikeun Ngarancang Sistem Berbasis V Nios
Ngahasilkeun Desainer Platform

Ngahijikeun Sistem Desainer Platform sareng Intel Quartus Prime Project
Napelkeun Lokasi Pin, Sarat Timing, sarta Konstrain Desain lianna
Kompilasi Hardware pikeun Alat Target dina Intel Quartus Prime

Siap diundeur
2.1. Nyiptakeun Desain Sistem Prosesor Nios V sareng Desainer Platform
Parangkat lunak Quartus Prime kalebet alat integrasi sistem Platform Designer anu nyederhanakeun tugas pikeun ngartikeun sareng ngahijikeun inti IP prosesor Nios V sareng IP sanés kana desain sistem Altera FPGA. Desainer Platform sacara otomatis nyiptakeun logika interkonéksi tina konektipitas tingkat luhur anu ditangtukeun. Automasi interkonéksi ngaleungitkeun tugas anu nyéépkeun waktos pikeun netepkeun sambungan HDL tingkat sistem.
© Altera Corporation. Altera, logo Altera, logo `a', jeung tanda Altera sejenna mangrupakeun mérek dagang ti Altera Corporation. Altera ngagaduhan hak pikeun ngarobih produk sareng jasa iraha waé tanpa aya bewara. Altera henteu nanggung tanggung jawab atanapi tanggung jawab anu timbul tina aplikasi atanapi pamakean inpormasi, produk, atanapi jasa anu dijelaskeun di dieu iwal sakumaha anu dinyatakeun sacara tinulis ku Altera. Konsumén Altera disarankan pikeun ménta versi panganyarna tina spésifikasi alat sateuacan ngandelkeun inpormasi anu diterbitkeun sareng sateuacan nempatkeun pesenan produk atanapi jasa. *Ngaran sareng merek sanésna tiasa diklaim salaku hak milik batur.

2. Desain System Hardware Prosesor Nios V sareng Quartus Prime Software sareng Desainer Platform
726952 | 2025.07.16

Saatos analisa syarat hardware sistem, anjeun nganggo Quartus Prime pikeun nangtukeun inti prosésor Nios V, mémori, sareng komponenana sanésna anu diperyogikeun ku sistem anjeun. Desainer Platform otomatis ngahasilkeun logika interkonéksi pikeun ngahijikeun komponén dina sistem hardware.

2.1.1. Instantiating Nios V Processor Altera FPGA IP

Anjeun tiasa instantiate salah sahiji inti prosesor IP dina Platform Designer IP Catalog Processor and Periferal Embedded Processor.

IP inti unggal processor ngarojong pilihan konfigurasi béda dumasar kana arsitektur unik na. Anjeun tiasa netepkeun konfigurasi ieu supados langkung cocog sareng kabutuhan desain anjeun.

Tabél 1.

Pilihan Konfigurasi Sakuliah Varian Inti

Pilihan Konfigurasi

Prosesor Nios V / c

Nios V / m Prosesor

Debug Paké Reset Request

—

Perangkap, Pangecualian, sareng Interrupts

Arsitéktur CPU

ECC

Cache, Wewengkon Periferal sareng TCMs

—

Parentah custom

—

Lockstep

—

Nios V / g Prosesor

2.1.1.1. Instantiating Nios V/c Compact Microcontroller Altera FPGA IP Gambar 4. Nios V/c Compact Microcontroller Altera FPGA IP

Kirim Eupan Balik

Buku Panduan Desain Prosesor Tertanam Nios® V 11

2. Desain System Hardware Prosesor Nios V sareng Quartus Prime Software sareng Desainer Platform
726952 | 2025.07.16

2.1.1.1.1. CPU Arsitéktur Tab

Tabél 2.

CPU Arsitéktur Tab

Fitur

Katerangan

Aktipkeun Avalon® Interface Aktipkeun Avalon Interface pikeun manajer instruksi sareng manajer data. Upami ditumpurkeun, sistem nganggo antarmuka AXI4-Lite.

mhartid nilai CSR

· Pilihan IP teu valid. · Ulah make nilai CSR mhartid di Nios V / c processor.

2.1.1.1.2. Paké Reset Request Tab

Tabél 3.

Paké Reset Request Tab Parameter

Paké Reset Request Tab

Katerangan

Tambahkeun Reset Request Interface

· Aktipkeun pilihan ieu pikeun ngalaan port reset lokal dimana master lokal bisa make eta pikeun memicu prosésor Nios V reset tanpa mangaruhan komponén séjén dina sistem prosésor Nios V.
· Antarbeungeut reset diwangun ku sinyal input resetreq jeung sinyal ack kaluaran.
· Anjeun tiasa menta reset kana inti prosésor Nios V ku negeskeun sinyal resetreq.
· Sinyal resetreq kudu tetep ditegeskeun nepi ka prosésor ngeceskeun sinyal ack. Kagagalan pikeun sinyal tetep negeskeun bisa ngabalukarkeun processor dina kaayaan non-deterministik.
· Prosesor Nios V ngabales yén reset suksés ku negeskeun sinyal ack.
· Saatos prosésor hasil ngareset, negeskeun sinyal ack bisa lumangsung sababaraha kali périodik nepi ka de-negeskeun sinyal resetreq.

2.1.1.1.3. Perangkap, Pangecualian, sareng Tab Interrupts

Tabél 4.

Perangkap, Pangecualian, sareng Parameter Tab Interrupts

Perangkap, Pangecualian, sareng Interrupts

Katerangan

Reset Agen

Reset Offset

· Nangtukeun offset tina vektor reset relatif ka alamat dasar agén reset dipilih. · Desainer Platform otomatis nyadiakeun nilai standar pikeun reset offset.

Catetan:

Desainer Platform nyadiakeun pilihan Absolute, nu ngidinan Anjeun pikeun nangtukeun alamat mutlak dina Reset offset. Paké pilihan ieu nalika mémori nyimpen vektor reset lokasina di luar sistem processor na subsistem.

Buku Panduan Desain Prosesor Tertanam Nios® V 12

Kirim Eupan Balik

2. Desain System Hardware Prosesor Nios V sareng Quartus Prime Software sareng Desainer Platform
726952 | 2025.07.16

2.1.1.1.4. Tab ECC

Tabél 5.

Tab ECC

ECC

Aktipkeun Deteksi Kasalahan sareng Pelaporan Status

Katerangan
· Aktipkeun pilihan ieu pikeun nerapkeun fitur ECC pikeun prosésor Nios V blok RAM internal. · Fitur ECC ngadeteksi kasalahan dugi ka 2-bit sareng ngaréspon dumasar kana paripolah ieu:
- Lamun kasalahan correctable 1-bit, processor terus beroperasi sanggeus koréksi kasalahan dina pipa processor. Sanajan kitu, koreksi teu reflected dina kenangan sumber.
- Upami kasalahanna teu tiasa dilereskeun, prosésor terus beroperasi tanpa ngabenerkeunana dina pipa prosésor sareng mémori sumber, anu tiasa nyababkeun prosésor asup kana kaayaan anu henteu ditangtukeun.

2.1.1.2. Instantiating Nios V/m Mikrokontroler Altera FPGA IP Gambar 5. Nios V/m Mikrokontroler Altera FPGA IP

Kirim Eupan Balik

Buku Panduan Desain Prosesor Tertanam Nios® V 13

2. Desain System Hardware Prosesor Nios V sareng Quartus Prime Software sareng Desainer Platform
726952 | 2025.07.16

2.1.1.2.1. Tab Debug

Tabél 6.

Parameter Tab Debug

Tab Debug

Katerangan

Aktipkeun Debug
Aktipkeun Reset tina Debug Module

· Aktipkeun pilihan ieu pikeun nambahkeun JTAG modul sambungan sasaran pikeun prosésor Nios V. · JTAG modul sambungan target ngamungkinkeun nyambungkeun ka processor Nios V ngaliwatan
JTAG pin panganteur tina FPGA. · Sambungan nyayogikeun kamampuan dasar ieu:
- Mimitian jeung ngeureunkeun prosésor Nios V - Mariksa jeung ngédit registers na memori. - Unduh aplikasi Nios V .elf file ka memori processor dina runtime via
niosv-download. - Debug aplikasi anu dijalankeun dina prosésor Nios V · Sambungkeun port dm_agent kana instruksi prosésor sareng beus data. Pastikeun alamat dasar antara duanana beus téh sarua.
· Aktipkeun pilihan ieu pikeun ngalaan palabuhan dbg_reset_out sareng ndm_reset_in. · JTAG debugger atanapi niosv-download -r paréntah micu dbg_reset_out, nu
ngamungkinkeun prosésor Nios V ngareset périferal sistem nyambungkeun ka port ieu. · Anjeun kudu nyambungkeun panganteur dbg_reset_out ka ndm_reset_in tinimbang reset
panganteur pikeun pemicu reset ka inti processor na modul timer. Anjeun teu kedah nyambungkeun dbg_reset_out panganteur pikeun reset panganteur pikeun nyegah kabiasaan indeterminate.

2.1.1.2.2. Paké Reset Request Tab

Tabél 7.

Paké Reset Request Tab Parameter

Paké Reset Request Tab

Katerangan

Tambahkeun Reset Request Interface

· Aktipkeun pilihan ieu pikeun ngalaan port reset lokal dimana master lokal bisa make eta pikeun memicu prosésor Nios V reset tanpa mangaruhan komponén séjén dina sistem prosésor Nios V.
· Antarbeungeut reset diwangun ku sinyal input resetreq jeung sinyal ack kaluaran.
· Anjeun tiasa menta reset kana inti prosésor Nios V ku negeskeun sinyal resetreq.
· Sinyal resetreq kudu tetep ditegeskeun nepi ka prosésor ngeceskeun sinyal ack. Kagagalan pikeun sinyal tetep negeskeun bisa ngabalukarkeun processor dina kaayaan non-deterministik.
· Negeskeun sinyal resetreq dina modeu debug teu aya pangaruhna kana kaayaan prosesor.
· Prosesor Nios V ngabales yén reset suksés ku negeskeun sinyal ack.
· Saatos prosésor hasil ngareset, negeskeun sinyal ack bisa lumangsung sababaraha kali périodik nepi ka de-negeskeun sinyal resetreq.

2.1.1.2.3. Perangkap, Pangecualian, sareng Tab Interrupts

Tabél 8.

Perangkap, Pangecualian, sareng Tab Interrupts

Katerangan

Reset Agen

Reset Offset Interupsi Mode

· Nangtukeun offset tina vektor reset relatif ka alamat dasar agén reset dipilih. · Desainer Platform otomatis nyadiakeun nilai standar pikeun reset offset.
Spésifik jinis pangontrol interupsi langsung atanapi Véktor. Catetan: Prosesor non-pipelined Nios V/m henteu ngadukung interrupts Vectored.
Ku alatan éta, ulah ngagunakeun mode interupsi Vectored nalika prosésor dina modeu Nonpipelined.

Buku Panduan Desain Prosesor Tertanam Nios® V 14

Kirim Eupan Balik

2. Desain System Hardware Prosesor Nios V sareng Quartus Prime Software sareng Desainer Platform
726952 | 2025.07.16

Catetan:

2.1.1.2.4. Arsitéktur CPU

Tabél 9.

Parameter Tab Arsitéktur CPU

Arsitéktur CPU

Katerangan

Aktipkeun Pipelining dina CPU

· Aktipkeun pilihan ieu instantiate pipelined Nios V / processor m. - IPC leuwih luhur ku biaya wewengkon logika luhur jeung frékuénsi Fmax handap.
· Nonaktipkeun pilihan ieu pikeun instantiate non-pipelined Nios V / processor m. - Mibanda kinerja inti sarupa Nios V / c processor. - Ngarojong kamampuan debugging sareng interupsi - Wewengkon logika handap sareng frékuénsi Fmax langkung luhur kalayan biaya IPC handap.

Aktipkeun Avalon Interface

Aktipkeun Avalon Interface pikeun manajer instruksi sareng manajer data. Upami ditumpurkeun, sistem nganggo antarmuka AXI4-Lite.

mhartid nilai CSR

· Hart ID ngadaptar (mhartid) nilai 0 di standar. · Napelkeun nilai antara 0 jeung 4094. · Cocog jeung Altera FPGA Avalon Mutex Core HAL API.

Émbaran Patali Embedded Periferal IP Pamaké Guide - Intel FPGA Avalon® Mutex Core

2.1.1.2.5. Tab ECC
meja 10. ECC Tab
ECC Aktipkeun Deteksi Kasalahan sareng Pelaporan Status

Kirim Eupan Balik

Buku Panduan Desain Prosesor Tertanam Nios® V 15

2. Desain System Hardware Prosesor Nios V sareng Quartus Prime Software sareng Desainer Platform
726952 | 2025.07.16
2.1.1.3. Instantiating Nios V / g Tujuan Umum Processor Altera FPGA IP
Gambar 6. Nios V/g Prosesor Tujuan Umum Altera FPGA IP - Bagian 1

Gambar 7.

Nios V/g Prosesor Tujuan Umum Altera FPGA IP - Bagian 2 (Pareuman Aktipkeun Controller Interrupt Level Inti)

Buku Panduan Desain Prosesor Tertanam Nios® V 16

Kirim Eupan Balik

2. Desain System Hardware Prosesor Nios V sareng Quartus Prime Software sareng Desainer Platform
726952 | 2025.07.16

Gambar 8.

Nios V/g Prosesor Tujuan Umum Altera FPGA IP - Bagian 2 (Hidupkeun Aktipkeun Controller Interrupt Level Inti)

Gambar 9. Nios V/g Prosesor Tujuan Umum Altera FPGA IP - Bagian 3

Kirim Eupan Balik

Buku Panduan Desain Prosesor Tertanam Nios® V 17

2. Desain System Hardware Prosesor Nios V sareng Quartus Prime Software sareng Desainer Platform
726952 | 2025.07.16
Gambar 10. Nios V/g Prosesor Tujuan Umum Altera FPGA IP - Bagian 4

2.1.1.3.1. Arsitéktur CPU

meja 11. Parameter Arsitéktur CPU

Tab Arsitéktur CPU Aktipkeun Unit Floating Point

Katerangan Aktipkeun pilihan ieu pikeun nambahkeun unit floating-titik ("F" extension) dina inti processor.

Aktipkeun Prediksi Cabang

Aktipkeun prediksi cabang statik (Mundur Dicokot tur Maju Henteu Dicokot) pikeun parentah cabang.

mhartid nilai CSR

· Hart ID ngadaptar (mhartid) nilai 0 di standar. · Napelkeun nilai antara 0 jeung 4094. · Cocog jeung Altera FPGA Avalon Mutex Core HAL API.

Nonaktipkeun FSQRT & FDIV parentah pikeun FPU

· Cabut floating-point akar kuadrat (FSQRT) jeung floating-point division (FDIV) operasi di FPU.
· Larapkeun emulation software dina duanana parentah salila runtime.

Émbaran Patali Embedded Periferal IP Pamaké Guide - Intel FPGA Avalon® Mutex Core

Buku Panduan Desain Prosesor Tertanam Nios® V 18

Kirim Eupan Balik

2. Desain System Hardware Prosesor Nios V sareng Quartus Prime Software sareng Desainer Platform
726952 | 2025.07.16

2.1.1.3.2. Tab Debug

Méja 12. Parameter Tab Debug

Tab Debug

Katerangan

Aktipkeun Debug
Aktipkeun Reset tina Debug Module

2.1.1.3.3. Lockstep Tab Table 13. Lockstep Tab
Parameter Aktipkeun Lockstep Default Timeout Periode Aktipkeun Extended Reset Interface

Katerangan · Aktipkeun sistem Lockstep inti ganda. · Nilai standar tina seep programmable on kaluar reset (antara 0 jeung 255). · Aktipkeun pilihan Extended Reset Interface pikeun Extended Reset Control. · Nalika ditumpurkeun, fRSmartComp implements Basic Reset Control.

2.1.1.3.4. Paké Reset Request Tab

meja 14. Paké Reset Request Tab Parameter

Paké Reset Request Tab

Katerangan

Tambahkeun Reset Request Interface

· Aktipkeun pilihan ieu pikeun ngalaan port reset lokal dimana master lokal bisa make eta pikeun memicu prosésor Nios V reset tanpa mangaruhan komponén séjén dina sistem prosésor Nios V.
· Antarbeungeut reset diwangun ku sinyal input resetreq jeung sinyal ack kaluaran.
· Anjeun tiasa menta reset kana inti prosésor Nios V ku negeskeun sinyal resetreq.
· Sinyal resetreq kudu tetep ditegeskeun nepi ka prosésor ngeceskeun sinyal ack. Kagagalan pikeun sinyal tetep negeskeun bisa ngabalukarkeun processor dina kaayaan non-deterministik.
· Negeskeun sinyal resetreq dina modeu debug teu aya pangaruhna kana kaayaan prosesor.
· Prosesor Nios V ngabales yén reset suksés ku negeskeun sinyal ack.
· Saatos prosésor hasil ngareset, negeskeun sinyal ack bisa lumangsung sababaraha kali périodik nepi ka de-negeskeun sinyal resetreq.

Kirim Eupan Balik

Buku Panduan Desain Prosesor Tertanam Nios® V 19

2. Desain System Hardware Prosesor Nios V sareng Quartus Prime Software sareng Desainer Platform
726952 | 2025.07.16

2.1.1.3.5. Perangkap, Pangecualian, sareng Tab Interrupts

Tabél 15.

Tab Perangkap, Pangecualian sareng Interrupts nalika Aktipkeun Controller Interrupt Level Inti dipareuman

Perangkap, Pangecualian, sareng Tab Interrupts
Reset Agen

Katerangan
· Mémori hosting vektor reset (alamat reset processor Nios V) dimana kode reset resides.
· Anjeun tiasa milih mana wae modul memori disambungkeun ka master instruksi prosésor Nios V sarta dirojong ku aliran boot prosésor Nios V salaku agén reset.

Reset Offset

· Nangtukeun offset tina vektor reset relatif ka alamat dasar agén reset dipilih. · Desainer Platform otomatis nyadiakeun nilai standar pikeun reset offset.

Aktipkeun Core Level Interrupt Controller (CLIC)

· Aktipkeun CLIC pikeun ngadukung interrupts pre-emptive sareng kaayaan pemicu interupsi anu tiasa dikonfigurasi.
· Lamun diaktipkeun, Anjeun bisa ngonpigurasikeun jumlah interrupts platform, nyetel kaayaan pemicu, jeung nunjuk sababaraha interrupts salaku pre-emptive.

Ngaganggu Mode Kalangkang ngadaptar Files

Sebutkeun jinis interupsi salaku Direct, atanapi Vectored Aktipkeun daptar bayangan pikeun ngirangan gentos kontéks nalika interupsi.

Tabél 16.

Perangkap, Pangecualian sareng Interrupts nalika Aktipkeun Level Inti Interrupt Controller dihurungkeun

Perangkap, Pangecualian, sareng Interrupts

Katerangan

Reset Agen
Reset Offset
Aktipkeun Core Level Interrupt Controller (CLIC)

· Mémori hosting vektor reset (alamat reset processor Nios V) dimana kode reset resides.
· Anjeun tiasa milih mana wae modul memori disambungkeun ka master instruksi prosésor Nios V sarta dirojong ku aliran boot prosésor Nios V salaku agén reset.
· Nangtukeun offset tina vektor reset relatif ka alamat dasar agén reset dipilih. · Desainer Platform otomatis nyadiakeun nilai standar pikeun reset offset.
· Aktipkeun CLIC pikeun ngadukung interrupts pre-emptive sareng kaayaan pemicu interupsi anu tiasa dikonfigurasi. · Nalika diaktipkeun, anjeun tiasa ngonpigurasikeun jumlah interrupts platform, nyetél kaayaan pemicu,
jeung nunjuk sababaraha interrupts salaku pre-emptive.

Modeu ngaganggu

· Sebutkeun jinis interupsi salaku Langsung, Vektor, atanapi CLIC.

Kalangkang ngadaptar Files

· Aktipkeun shadow register pikeun ngurangan switching konteks nalika interupsi.
· Nawiskeun dua pendekatan:
- Jumlah tingkat interupsi CLIC
- Jumlah CLIC interupsi tingkat - 1: Pilihan ieu mangpaat lamun rék jumlah register file salinan pikeun pas dina jumlah pasti M20K atanapi M9K blok.
· Aktipkeun prosésor Nios V ngagunakeun register kalangkang files nu ngurangan konteks switching overhead kana interupsi.
Kanggo inpo nu leuwih lengkep tentang kalangkang register files, tingal Manual Rujukan Prosesor V Nios.

Jumlah Sumber ngaganggu Platform

· Nangtukeun jumlah interupsi platform antara 16 dugi ka 2048.
Catetan: CLIC ngarojong nepi ka 2064 inputs interupsi, jeung 16 inputs interrupt munggaran disambungkeun ogé ka controller interrupt dasar.

CLIC Véktor Table Alignment

· Ditetepkeun sacara otomatis dumasar kana jumlah sumber interupsi platform. · Lamun make hiji alignment nu handap nilai dianjurkeun, CLIC naek logika
pajeulitna ku nambahkeun hiji panambah tambahan pikeun ngalakukeun itungan vectoring. · Lamun make hiji alignment nu handap nilai dianjurkeun, ieu ngakibatkeun ngaronjat
pajeulitna logika dina CLIC.
dituluykeun…

Buku Panduan Desain Prosesor Tertanam Nios® V 20

Kirim Eupan Balik

2. Desain System Hardware Prosesor Nios V sareng Quartus Prime Software sareng Desainer Platform
726952 | 2025.07.16

Perangkap, Pangecualian, sareng Interrupts
Jumlah Tingkat Interupsi
Jumlah Prioritas interupsi per tingkat
Configurable interrupt polaritas Rojongan ujung dipicu interrupts

Katerangan
· Nangtukeun jumlah tingkat interupsi sareng tingkat tambahan 0 pikeun kode aplikasi. Interrupts tina tingkat nu leuwih luhur bisa ngaganggu (pre-empt) pawang ngajalankeun pikeun interrupts-tingkat handap.
· Kalawan non-enol tingkat interupsi salaku hijina pilihan pikeun interrupts, kode aplikasi salawasna dina tingkat panghandapna 0. Catetan: Run-waktos konfigurasi tingkat hiji interupsi jeung prioritas dipigawé dina register 8-bit tunggal. Lamun jumlah tingkat interupsi nyaeta 256, teu mungkin pikeun ngonpigurasikeun prioritas interupsi dina ngajalankeun-waktu. Upami teu kitu, jumlah maksimum prioritas tiasa dikonfigurasi nyaéta 256 / (jumlah tingkat interupsi - 1).
· Nangtukeun jumlah prioritas interupsi, nu CLIC ngagunakeun pikeun nangtukeun urutan nu non-pre-empting interrupt Handler disebut. Catetan: Concatenation nilai binér tina tingkat interrupt nu dipilih jeung prioritas interrupt nu dipilih kudu kurang ti 8 bit.
· Ngidinan anjeun ngonpigurasikeun polaritasna interupsi salami runtime. · Polaritas standar nyaéta polaritasna positip.
· Ngidinan Anjeun pikeun ngonpigurasikeun kaayaan pemicu interupsi salila runtime, nyaéta tingkat luhur dipicu atawa positif-ujung dipicu (lamun interupsi polaritasna positif dina configurable interrupt polaritasna).
· Kaayaan pemicu standar nyaéta tingkat anu dipicu ngaganggu.

Catetan:

Patali Émbaran Nios® V Processor Rujukan Manual

2.1.1.3.6. Tab Konfigurasi Mémori

meja 17. Parameter Tab Konfigurasi Mémori

Kategori

Tab Konfigurasi Mémori

Katerangan

Cache

Ukuran Cache Data

· Nangtukeun ukuran cache data. · Ukuran anu sah ti 0 kilobyte (KB) dugi ka 16 KB. · Pareuman cache data nalika ukuranana 0 KB.

Ukuran Cache instruksi

· Nangtukeun ukuran cache instruksi. · Ukuran anu sah ti 0 KB dugi ka 16 KB. · Pareuman instruksi cache lamun ukuranana 0 KB.

Wewengkon Periferal A jeung B

Ukuran

· Nangtukeun ukuran wewengkon periferal.
· Ukuran anu sah ti 64 KB dugi ka 2 gigabyte (GB), atanapi Euweuh. Milih Euweuh nganonaktipkeun wewengkon periferal.

Alamat Dasar

· Nangtukeun alamat dasar daérah periferal saatos anjeun milih ukuranana.
· Sadaya alamat di wewengkon periferal ngahasilkeun aksés data uncacheable.
· Alamat dasar wilayah periferal kedah saluyu sareng ukuran wilayah periferal.

Kenangan Gandeng Pageuh

Ukuran

· Nangtukeun ukuran mémori gandeng pageuh. - Ukuran anu sah ti 0 MB dugi ka 512 MB.

Inisialisasi Alamat Dasar File

· Nangtukeun alamat dasar mémori anu gandeng pageuh. · Nangtukeun initialization nu file pikeun ingetan pageuh-gandeng.

Kirim Eupan Balik

Buku Panduan Desain Prosesor Tertanam Nios® V 21

2. Desain System Hardware Prosesor Nios V sareng Quartus Prime Software sareng Desainer Platform
726952 | 2025.07.16

Catetan:

Dina sistem prosésor Nios V kalayan cache diaktipkeun, anjeun kedah nempatkeun périferal sistem dina daérah periferal. Anjeun tiasa nganggo daérah periferal pikeun netepkeun transaksi anu henteu tiasa dicache pikeun périferal sapertos UART, PIO, DMA, sareng anu sanésna.

2.1.1.3.7. Tab ECC

meja 18. ECC Tab
ECC Aktipkeun Deteksi Kasalahan sareng Pelaporan Status
Aktipkeun Koreksi Bit Tunggal

Katerangan
· Aktipkeun pilihan ieu pikeun nerapkeun fitur ECC pikeun prosésor Nios V blok RAM internal. · Fitur ECC ngadeteksi kasalahan dugi ka 2-bit sareng ngaréspon dumasar kana paripolah ieu:
- Upami kasalahan bit tunggal anu tiasa dilereskeun sareng Aktipkeun Koreksi Bit Tunggal dipareuman, prosésor terus beroperasi saatos ngabenerkeun kasalahan dina pipa prosesor. Sanajan kitu, koreksi teu reflected dina kenangan sumber.
- Upami kasalahan bit tunggal anu tiasa dilereskeun sareng Aktipkeun Koreksi Bit Tunggal dihurungkeun, prosésor terus beroperasi saatos ngabenerkeun kasalahan dina pipa prosesor sareng kenangan sumber.
- Lamun kasalahan uncorrectable, prosésor eureun operasi na.
Aktipkeun koreksi bit tunggal dina blok memori anu dipasang dina inti.

2.1.1.3.8. Custom Instruksi Tab

Catetan:

Tab ieu ngan sadia pikeun Nios V / inti processor g.

Instruksi custom Nios V Instruksi custom Hardware Interface Table
Nios V Custom Instruksi Software Macro Table

Katerangan
· Prosesor Nios V ngagunakeun tabel ieu pikeun nangtukeun interfaces manajer instruksi custom na.
· Didefinisikeun panganteur manajer instruksi custom unik disandi ku hiji Opcode (CUSTOM0-3) jeung 3 bit of funct7 [6:4].
· Anjeun tiasa nangtukeun nepi ka jumlahna aya 32 panganteur manajer instruksi custom individu.
· Prosesor Nios V ngagunakeun tabel ieu dipaké pikeun nangtukeun encodings software instruksi custom pikeun interfaces manajer instruksi custom diartikeun.
· Pikeun unggal encoding software instruksi custom diartikeun, Opcode (CUSTOM0-3) jeung 3 bit of funct7[6:4] encoding kudu correlate ka encoding panganteur manajer instruksi custom diartikeun dina Custom Instruksi Hardware Interface Table.
· Anjeun tiasa make funct7[6:4], funct7[3:0], jeung funct3[2:0] pikeun nangtukeun encoding tambahan pikeun instruksi custom dibikeun, atawa dieusian salaku Xs pikeun diliwatan salaku argumen instruksi tambahan.
· prosésor Nios V nyadiakeun diartikeun instruksi custom encodings software sakumaha dihasilkeun C-macros di system.h, tur turutan R-tipe RISC-V format instruksi.
· Mnemonics bisa dipaké pikeun nangtukeun ngaran custom pikeun: - The dihasilkeun C-Macros dina system.h.
- Mnemonics debug GDB dihasilkeun dina custom_instruction_debug.xml.

Émbaran patali
AN 977: Nios V Processor Custom Instruksi Kanggo inpo nu langkung lengkep ihwal parentah custom nu ngidinan Anjeun pikeun ngaluyukeun prosésor Nios® V pikeun minuhan kaperluan hiji aplikasi husus.

Buku Panduan Desain Prosesor Tertanam Nios® V 22

Kirim Eupan Balik

2. Nios V Processor Hardware System Desain kalawan Quartus Perdana Software sarta Desainer Platform 726952 | 2025.07.16
2.1.2. Nangtukeun Desain Komponen Sistim
Anggo Platform Desainer pikeun nangtukeun ciri hardware sistem prosésor Nios V sareng nambihan komponén anu dipikahoyong. Diagram di handap ieu nunjukkeun desain sistem prosésor Nios V dasar kalayan komponén-komponén di handap ieu: · Inti prosésor Nios V · Mémori On-Chip · JTAG UART · Interval Timer (opsional)(1)
Nalika Memori On-Chip anyar ditambahkeun kana sistem Desainer Platform, ngalakukeun Sync System Infos pikeun ngagambarkeun komponén memori ditambahkeun dina reset. Alternatipna, Anjeun bisa ngaktipkeun Auto Sync dina Platform Designer pikeun otomatis ngagambarkeun parobahan komponén panganyarna
Gambar 11. Kelampsambungan le tina prosésor Nios V kalawan périferal séjén dina Desainer Platform

(1) Anjeun gaduh pilihan pikeun ngagunakeun fitur Nios V internal Timer pikeun ngaganti Timer Interval éksternal dina Desainer Platform.

Kirim Eupan Balik

Buku Panduan Desain Prosesor Tertanam Nios® V 23

2. Desain System Hardware Prosesor Nios V sareng Quartus Prime Software sareng Desainer Platform
726952 | 2025.07.16
Anjeun ogé kedah netepkeun pin operasi pikeun ékspor salaku saluran dina sistem Desainer Platform anjeun. Pikeun exampLe, daptar pin operasi sistem FPGA anu ditangtoskeun diartikeun di handap tapi henteu dugi ka:
· Jam
· Reset
· Sinyal I/O
2.1.3. Nangtukeun Alamat Base na Interrupt Request Prioritas
Pikeun nangtukeun kumaha komponén ditambahkeun dina rarancang berinteraksi pikeun ngabentuk sistem, Anjeun kudu nangtukeun alamat dasar pikeun tiap komponén agén jeung nangtukeun interrupt request (IRQ) prioritas pikeun J.TAG UART jeung timer interval. Desainer Platform nyayogikeun paréntah - Napelkeun Alamat Dasar - anu otomatis masihan alamat dasar anu leres ka sadaya komponén dina sistem. Nanging, anjeun tiasa nyaluyukeun alamat dasar dumasar kana kabutuhan anjeun.
Ieu sababaraha tungtunan pikeun netepkeun alamat dasar:
· Inti prosésor Nios V ngabogaan bentang alamat 32-bit. Pikeun ngakses komponén agén, alamat dasarna kedah aya antara 0x00000000 sareng 0xFFFFFFFF.
· Program Nios V ngagunakeun konstanta simbolis pikeun ngarujuk ka alamat. Anjeun teu kedah milih nilai alamat anu gampang diinget.
· Nilai alamat anu ngabédakeun komponén kalayan ngan ukur bédana alamat hiji-bit ngahasilkeun hardware anu langkung éfisién. Anjeun teu kudu kompak sadaya alamat dasar kana rentang alamat pangleutikna mungkin sabab compacting bisa nyieun hardware kirang efisien.
· Desainer Platform teu nyobian align komponén memori misah dina rentang memori contiguous. Pikeun example, upami anjeun hoyong sababaraha komponén On-Chip Mémori addressable salaku hiji rentang memori contiguous, anjeun kudu eksplisit napelkeun alamat basa.
Desainer Platform ogé nyayogikeun paréntah otomatis - Napelkeun Nomer Interupsi anu nyambungkeun sinyal IRQ pikeun ngahasilkeun hasil hardware anu valid. Sanajan kitu, assigning IRQs éféktif merlukeun pamahaman sakabéh kabiasaan respon sistem. Platform Desainer teu tiasa ngadamel guesses dididik ngeunaan tugas IRQ pangalusna.
Nilai IRQ panghandapna boga prioritas pangluhurna. Dina sistem idéal, Altera nyarankeun yén komponén timer boga IRQ prioritas pangluhurna, nyaéta, nilai panghandapna, pikeun ngajaga akurasi keletik jam sistem.
Dina sababaraha kasus, anjeun tiasa masihan prioritas anu langkung luhur pikeun périferal waktos nyata (sapertos pangendali pidéo), anu meryogikeun laju interupsi anu langkung luhur tibatan komponén timer.
Émbaran patali
Pituduh Pamaké Quartus Prime Pro Edition: Langkung seueur inpormasi ngeunaan nyiptakeun Sistem sareng Desainer Platform.

Buku Panduan Desain Prosesor Tertanam Nios® V 24

Kirim Eupan Balik

2. Nios V Processor Hardware System Desain kalawan Quartus Perdana Software sarta Desainer Platform 726952 | 2025.07.16
2.2. Ngahijikeun Sistem Desainer Platform kana Proyék Perdana Quartus
Saatos ngahasilkeun desain sistem Nios V dina Desainer Platform, ngalaksanakeun tugas di handap pikeun ngahijikeun modul sistem Nios V kana proyék desain Quartus Perdana FPGA. · Instantiate modul sistem Nios V dina proyék Quartus Prime · Sambungkeun sinyal tina modul sistem Nios V ka sinyal séjén dina logika FPGA · Napelkeun lokasi pin fisik · Konstrain desain FPGA
2.2.1. Instantiating Modul Sistim Prosesor Nios V dina Project Quartus Prime
Platform Designer ngahasilkeun éntitas desain modul sistem anu anjeun tiasa instan dina Quartus Prime. Kumaha anjeun instantiate modul sistem gumantung kana métode Éntri desain pikeun sakabéh proyék Quartus Prime. Pikeun example, lamun anjeun maké Verilog HDL pikeun asupna desain, instantiate modul sistem dumasar Verilog. Upami Anjeun leuwih resep ngagunakeun métode diagram blok pikeun asupna desain, instantiate simbol modul sistem .bdf file.
2.2.2. Nyambungkeun sinyal jeung nangtukeun lokasi Pin fisik
Pikeun nyambungkeun desain Altera FPGA anjeun ka desain tingkat dewan anjeun, laksanakeun pancén di handap ieu: · Identipikasi tingkat luhur. file pikeun desain anjeun sarta sinyal pikeun nyambung ka Altera éksternal
Pin alat FPGA. · Ngartos nu pin disambungkeun ngaliwatan dewan-tingkat pituduh pamaké design Anjeun atawa
skéma. · Napelkeun sinyal dina desain tingkat luhur ka port dina alat Altera FPGA anjeun kalawan pin
parabot tugas.
Sistem Desainer Platform anjeun tiasa janten desain tingkat luhur. Nanging, Altera FPGA ogé tiasa ngalebetkeun logika tambahan dumasar kana kabutuhan anjeun sahingga ngenalkeun tingkat luhur khusus file. Tingkat luhur file nyambungkeun sinyal modul Sistim processor Nios V kana logika design Altera FPGA séjén.
Émbaran patali Quartus Prime Pro Edition Guide pamaké: Konstrain desain
2.2.3. Constraining Desain FPGA Altera
Desain sistem Altera FPGA anu leres kalebet konstrain desain pikeun mastikeun desain nyumponan panutupanana waktos sareng syarat konstrain logika anu sanés. Anjeun kedah ngawatesan desain Altera FPGA anjeun pikeun nyumponan sarat ieu sacara eksplisit ngagunakeun alat anu disayogikeun dina parangkat lunak Quartus Prime atanapi panyadia EDA pihak katilu. Parangkat lunak Quartus Prime nganggo konstrain anu disayogikeun salami fase kompilasi pikeun kéngingkeun hasil panempatan anu optimal.

Kirim Eupan Balik

Buku Panduan Desain Prosesor Tertanam Nios® V 25

2. Desain System Hardware Prosesor Nios V sareng Quartus Prime Software sareng Desainer Platform
726952 | 2025.07.16
Inpormasi Patali · Pituduh Pamaké Edisi Quartus Prime Pro: Konstrain Desain · Mitra EDA pihak katilu · Pituduh Pamaké Edisi Quartus Prime Pro: Penganalisis Waktu
2.3. Ngarancang Sistem Mémori Prosesor Nios V
Bagian ieu ngajelaskeun prakték pangsaéna pikeun milih alat mémori dina sistem anu dipasang Desainer Platform sareng prosésor Nios V sareng ngahontal prestasi anu optimal. Alat mémori maénkeun peran penting dina ningkatkeun kinerja sakabéh sistem embedded. Mémori sistem Embedded nyimpen parentah program jeung data.
2.3.1. Mémori volatile
Bédana primér dina jinis mémori nyaéta volatility. Memori volatile ngan ukur nahan eusina nalika anjeun nyayogikeun kakuatan ka alat mémori. Pas anjeun nyabut kakuatan, mémori leungiteun eusina.
Examples memori volatile anu RAM, cache, sarta registers. Ieu mangrupikeun jinis mémori gancang anu ningkatkeun kinerja ngajalankeun. Altera nyarankeun anjeun ngamuat sareng ngaéksekusi paréntah prosésor Nios V dina RAM sareng masangkeun inti Nios V IP sareng On-Chip Memory IP atanapi External Memory Interface IP pikeun pagelaran anu optimal.
Pikeun ningkatkeun kinerja, anjeun tiasa ngaleungitkeun tambahan komponén adaptasi Platform Desainer ku cocog tipe panganteur manajer data Nios V processor atanapi lebar kalayan boot RAM. Pikeun example, Anjeun bisa ngonpigurasikeun Dina-Chip Mémori II ku 32-bit AXI-4 panganteur, nu cocog Nios V panganteur manajer data.
Inpormasi Patali · Interfaces Mémori Éksternal IP Support Center · On-Chip Memory (RAM atawa ROM) Altera FPGA IP · On-Chip Memory II (RAM atawa ROM) Altera FPGA IP · Nios V Processor Application Execute-In-Place ti OCRAM dina kaca 54
2.3.1.1. Dina-Chip Mémori Konfigurasi RAM atanapi ROM
Anjeun tiasa ngonpigurasikeun Altera FPGA On-Chip Memory IPs salaku RAM atanapi ROM. · RAM nyadiakeun kamampuhan maca jeung nulis sarta ngabogaan sipat volatile. Upami anjeun
booting prosésor Nios V tina hiji On-Chip RAM, anjeun kudu mastikeun eusi boot dilestarikan jeung teu ruksak dina acara reset salila waktu ngajalankeun. · Lamun prosésor Nios V keur boot ti ROM, sagala bug software dina prosésor Nios V teu bisa erroneously nimpa eusi On-Chip Memory. Ku kituna, ngurangan résiko korupsi software boot.
Inpormasi Patali · On-Chip Memory (RAM atawa ROM) Altera FPGA IP · On-Chip Memory II (RAM atawa ROM) Altera FPGA IP · Nios V Processor Application Execute-In-Place ti OCRAM dina kaca 54

Buku Panduan Desain Prosesor Tertanam Nios® V 26

Kirim Eupan Balik

2. Nios V Processor Hardware System Desain kalawan Quartus Perdana Software sarta Desainer Platform 726952 | 2025.07.16
2.3.1.2. Cache
Kenangan dina chip biasana dianggo pikeun nerapkeun fungsionalitas cache kusabab laténna rendah. Prosesor Nios V nganggo mémori on-chip pikeun instruksi sareng cache data. Kapasitas kawates memori on-chip biasana henteu masalah pikeun caches sabab biasana leutik.
Cache biasana dianggo dina kaayaan di handap ieu:
· Mémori biasa aya di luar chip sareng gaduh waktos aksés anu langkung panjang tibatan memori on-chip.
· Bagian kinerja-kritis kode software bisa pas dina cache instruksi, ngaronjatkeun kinerja sistem.
· Bagian data anu kritis-kinerja, anu paling sering dianggo tiasa pas dina cache data, ningkatkeun kinerja sistem.
Aktipkeun caches dina prosésor Nios V nyiptakeun hirarki memori, nu ngaleutikan waktu aksés memori.
2.3.1.2.1. Wewengkon periferal
Sakur IP periferal anu dipasang, sapertos UART, I2C, sareng SPI teu kedah di-cache. Cache disarankeun pisan pikeun mémori éksternal anu kapangaruhan ku waktos aksés anu panjang, sedengkeun kenangan on-chip internal tiasa dikaluarkeun kusabab waktos aksés anu pondok. Anjeun teu kedah cache IP periferal anu dipasang, sapertos UART, I2C, sareng SPI, kecuali kenangan. Ieu penting sabab kajadian ti alat éksternal, kayaning alat agén ngamutahirkeun IP lemes, teu kawengku ku cache processor, sabalikna teu katampa ku processor. Hasilna, kajadian ieu tiasa teu ditingali dugi ka anjeun siram cache, anu tiasa nyababkeun kalakuan anu teu dihaja dina sistem anjeun. Kasimpulanana, daérah anu dipetakeun mémori tina IP periferal anu dipasang teu tiasa dicache sareng kedah aya dina daérah periferal prosésor.
Pikeun nyetel wewengkon periferal, tuturkeun léngkah ieu:
1. Buka Peta Alamat sistem dina Desainer Platform.
2. Napigasi ka peta alamat tina Manajer Instruksi processor sarta Manajer Data.
3. Identipikasi périferal jeung kenangan dina sistem Anjeun.
Gambar 12. Kelample tina Peta Alamat

Catetan: Panah biru nunjuk ka kenangan. 4. Grup périferal:
a. Mémori salaku cacheable b. Periferal salaku uncacheable

Kirim Eupan Balik

Buku Panduan Desain Prosesor Tertanam Nios® V 27

2. Desain System Hardware Prosesor Nios V sareng Quartus Prime Software sareng Desainer Platform
726952 | 2025.07.16

meja 19. Wewengkon Cacheable na Uncacheable

Bawahan

Peta Alamat

Status

Wewengkon Periferal

Ukuran

Alamat Dasar

pamaké_application_mem.s1

0x0 ~ 0x3ffff

Cacheable

N/A

cpu.dm_agent bootcopier_rom.s1

0x40000 ~ 0x4ffff 0x50000 ~ 0x517ff

Uncacheable Cacheable

65536 bait N / A

0x40000 N/A

bootcopier_ram.s1 cpu.timer_sw_agent mailbox.avmm

0x52000 ~ 0x537ff 0x54000 ~ 0x5403f 0x54040 ~ 0x5407f

Cacheable Uncacheable Uncacheable

144 bait (ukuran min 65536 bait)

0x54000

sysid_qsys_0.control_slave

0x54080 ~ 0x54087

Uncacheable

uart.avalon_jtag_budak

0x54088 ~ 0x5408f

Uncacheable

5. Sejajarkeun wewengkon periferal jeung ukuran husus maranéhanana:
· Kanggo mantanample, lamun ukuranana 65536 bait, éta pakait jeung 0x10000 bait. Ku alatan éta, alamat dasar anu diidinan kedah janten kelipatan 0x10000.
· CPU.dm_agent ngagunakeun alamat dasar 0x40000, anu mangrupa kelipatan 0x10000. Hasilna, Wilayah Periferal A, kalayan ukuran 65536 bait sareng alamat dasar 0x40000, nyumponan sarat.
· Alamat dasar kumpulan daérah anu teu tiasa dicache dina 0x54000 sanes kelipatan 0x10000. Anjeun kedah napelkeun deui kana 0x60000 atanapi sababaraha 0x10000 sanésna. Ku kituna, Wewengkon Periferal B, nu boga ukuran 65536 bait jeung alamat dasar 0x60000, satisfies kriteria.

meja 20. Wewengkon Cacheable na Uncacheable kalawan Reassignment

Bawahan

Peta Alamat

Status

Wewengkon Periferal

Ukuran

Alamat Dasar

pamaké_application_mem.s1

0x0 ~ 0x3ffff

Cacheable

N/A

cpu.dm_agent

0x40000 ~ 0x4ffff

Uncacheable 65536 bait

0x40000

bootcopier_rom.s1

0x50000 ~ 0x517ff

Cacheable

N/A

bootcopier_ram.s1 cpu.timer_sw_agent mailbox.avmm sysid_qsys_0.control_slave

0x52000 ~ 0x537ff 0x60000 ~ 0x6003f 0x60040 ~ 0x6007f 0x60080 ~ 0x60087

Cacheable Uncacheable Uncacheable Uncacheable

144 bait (ukuran min 65536 bait)

0x60000

uart.avalon_jtag_budak

0x60088 ~ 0x6008f

Uncacheable

2.3.1.3. Kedap Gandeng Mémori
Kenangan gandeng ketat (TCMs) dilaksanakeun nganggo mémori on-chip sabab latency anu rendah ngajantenkeun aranjeunna cocog sareng tugas éta. TCMs mangrupakeun kenangan dipetakeun dina spasi alamat has tapi boga panganteur dedicated ka microprocessor tur mibanda kinerja tinggi, low-latency sipat memori cache. TCM ogé nyayogikeun antarmuka bawahan pikeun host éksternal. Prosesor sareng host éksternal ngagaduhan tingkat idin anu sami pikeun nanganan TCM.

Buku Panduan Desain Prosesor Tertanam Nios® V 28

Kirim Eupan Balik

2. Desain System Hardware Prosesor Nios V sareng Quartus Prime Software sareng Desainer Platform
726952 | 2025.07.16

Catetan:

Nalika port bawahan TCM disambungkeun ka host éksternal, eta bisa ditampilkeun ku alamat basa béda ti alamat base ditugaskeun dina inti processor. Altera nyarankeun pikeun nyaluyukeun duanana alamat kana nilai anu sami.

2.3.1.4. Panganteur Mémori Luar (EMIF)
EMIF (External Memory Interface) fungsina sarua jeung SRAM (Static Random Access Memory), tapi dinamis sarta merlukeun refreshing periodik pikeun ngajaga eusina. Sél mémori dinamis dina EMIF langkung alit tibatan sél mémori statik dina SRAM, anu nyababkeun kapasitas anu langkung luhur sareng alat mémori anu murah.
Salian sarat refresh, EMIF gaduh sarat antarmuka khusus anu sering peryogi hardware controller khusus. Beda sareng SRAM, anu gaduh set garis alamat tetep, EMIF ngatur rohangan mémorina kana bank, baris, sareng kolom. Pindah antara bank jeung barisan ngawanohkeun sababaraha overhead, jadi Anjeun kudu taliti mesen aksés memori pikeun pamakéan EMIF éfisién. EMIF ogé multiplexes baris jeung kolom alamat leuwih garis alamat sarua, ngurangan jumlah pin diperlukeun pikeun ukuran EMIF dibikeun.
Versi EMIF anu langkung gancang, sapertos DDR, DDR2, DDR3, DDR4, sareng DDR5, maksakeun syarat integritas sinyal anu ketat anu kedah dipertimbangkeun ku desainer PCB.
Alat EMIF kalebet jinis RAM anu paling murah sareng berkapasitas tinggi, janten pilihan anu populer. Komponén konci antarbeungeut EMIF nyaéta IP EMIF, anu ngatur tugas anu aya hubunganana sareng alamat multiplexing, nyegerkeun, sareng ngalih antara barisan sareng bank. Desain ieu ngamungkinkeun sesa sistem pikeun ngakses EMIF tanpa perlu ngartos arsitektur internal na.

Émbaran patali Interfaces Mémori éksternal IP Rojongan Center

2.3.1.4.1. Alamat Span Extender IP
Alamat Span Extender Altera FPGA IP ngamungkinkeun panganteur host anu dipetakeun memori pikeun ngaksés peta alamat anu langkung ageung atanapi langkung alit tibatan lebar sinyal alamatna. Alamat Span Extender IP ngabagi rohangan anu tiasa dialamatkeun kana sababaraha windows anu misah supados host tiasa ngaksés bagian mémori anu pas dina jandela.
The Address Span Extender henteu ngawatesan host sareng agén lebar kana konfigurasi 32-bit sareng 64bit. Anjeun tiasa nganggo Address Span Extender sareng 1-64 bit alamat windows.

Kirim Eupan Balik

Buku Panduan Desain Prosesor Tertanam Nios® V 29

2. Desain System Hardware Prosesor Nios V sareng Quartus Prime Software sareng Desainer Platform
726952 | 2025.07.16

Gambar 13. Alamat Span Extender Altera FPGA IP
Alamat Kecap Agen

Alamat Span Extender

Méja Mapping
Port Kontrol A

…

Control ngadaptar 0 Control ngadaptar Z-1

Ngalegaan Alamat Host H

Émbaran patali
Pituduh Pamaké Quartus® Prime Pro Edition: Platform Designer Tingal topik Alamat Span Extender Intel® FPGA IP kanggo inpormasi lengkep.

2.3.1.4.2. Ngagunakeun Alamat Span Extender IP kalawan Nios V Processor
Prosesor Nios V 32-bit tiasa nyayogikeun dugi ka 4 GB tina bentang alamat. Lamun EMIF ngandung leuwih ti 4GB memori, eta ngaleuwihan bentang alamat maksimum nu dirojong, ngajadikeun sistem Desainer Platform salaku erroneous. Alamat Span Extender IP diperyogikeun pikeun ngabéréskeun masalah ieu ku ngabagi rohangan alamat EMIF tunggal kana sababaraha windows anu langkung alit.
Altera nyarankeun yén anjeun mertimbangkeun parameter di handap ieu.

meja 21. Alamat Span Extender Parameter

Parameter

Setélan anu Disarankeun

Datapath Width
Ngalegaan Master Byte Alamat Width

Pilih 32-bit, anu pakait sareng prosesor 32-bit. Gumantung kana ukuran mémori EMIF.

Budak Kecap Alamat Width Burstcount Width

Pilih 2 GB atanapi kirang. Sésana rentang alamat prosésor Nios V ditangtayungan pikeun IP lemes anu diselapkeun séjén.
Mimitian ku 1 sarta laun ningkatkeun nilai ieu pikeun ngaronjatkeun kinerja.

Jumlah sub-jandela

Pilih 1 sub-jandela lamun anjeun nyambungkeun EMIF kana prosésor Nios V salaku instruksi jeung memori data, atawa duanana. Ngalihkeun antara sababaraha sub-jandela bari prosésor Nios V ngajalankeun ti EMIF bahaya.

Aktipkeun Budak Control Port

Nonaktipkeun port kontrol budak mun anjeun nyambungkeun EMIF ka processor Nios V sakumaha instruksi jeung / atawa memori data. Masalah anu sami sareng Jumlah sub-jandela.

Maksimum Ditunggu Bacaan

Mimitian ku 1 sarta laun ningkatkeun nilai ieu pikeun ngaronjatkeun kinerja.

Buku Panduan Desain Prosesor Tertanam Nios® V 30

Kirim Eupan Balik

2. Nios V Processor Hardware System Desain kalawan Quartus Perdana Software sarta Desainer Platform 726952 | 2025.07.16
Gambar 14. Nyambungkeun Instruksi jeung Data Manajer ka Alamat Span Extender

Gambar 15. Pemetaan Alamat

Perhatikeun yén Address Span Extender tiasa ngaksés sakumna rohangan mémori 8GB EMIF. Tapi, ngaliwatan Address Span Extender, prosésor Nios V ngan ukur tiasa ngaksés rohangan mémori 1GB munggaran EMIF.

Gambar 16. Diagram Blok Saderhana

Sistem Desainer Platform

Sésana 3 GB

Alamat prosésor Nios V

bentang téh pikeun embedded

NNioios sVV PProrocecsesosor r
M

IP lemes dina sistem anu sarua.
Jandéla 1 GB

Rentang Alamat

Pangpanjangna

Ngan kahiji 1 GB

memori EMIF disambungkeun ka Nios V

EMIF

prosésor.

8 GB
S

Kirim Eupan Balik

Buku Panduan Desain Prosesor Tertanam Nios® V 31

2. Desain System Hardware Prosesor Nios V sareng Quartus Prime Software sareng Desainer Platform
726952 | 2025.07.16
2.3.1.4.3. Nangtukeun Alamat Span Extender Linker Mémori Alat 1. Nangtukeun Alamat Span Extender (EMIF) salaku vektor reset. Alternatipna, anjeun tiasa napelkeun vektor ulang prosésor Nios V pikeun kenangan anu sanés, sapertos OCRAM atanapi alat flash.
angka 17. Sababaraha Pilihan salaku Reset Véktor
Sanajan kitu, Editor Board Rojongan Paket (BSP) teu bisa otomatis ngadaptar Alamat Span Extender (EMIF) salaku memori valid. Gumantung kana pilihan anu anjeun lakukeun, anjeun ningali dua kaayaan anu béda sapertos anu dipidangkeun dina gambar di handap ieu. Gambar 18. Kasalahan BSP nalika Nangtukeun Alamat Span Extender (EMIF) salaku Reset Véktor

Buku Panduan Desain Prosesor Tertanam Nios® V 32

Kirim Eupan Balik

2. Nios V Processor Hardware System Desain kalawan Quartus Perdana Software sarta Desainer Platform 726952 | 2025.07.16
Gambar 19. EMIF leungit nalika Nangtukeun Kenangan lianna salaku Reset Véktor

2. Anjeun kudu sacara manual nambahkeun Alamat Span Extender (EMIF) maké Tambah Alat Mémori, Tambah Linker Mémori Region, sarta Tambahkeun Linker Bagéan Mappings dina tab BSP Linker Script.
3. Turutan léngkah ieu:
a. Nangtukeun bentang alamat tina Address Span Extender nganggo Peta Mémori (Example dina gambar di handap ieu migunakeun alamat span Extender rentang ti 0x0 mun 0x3fff_ffff).
angka 20. Peta memori

b. Klik Tambah Alat Mémori, sarta eusian dumasar kana informasi dina Peta Mémori desain anjeun: i. Ngaran alat: emif_ddr4. Catetan: Pastikeun anjeun nyalin nami anu sami tina Peta Mémori. ii. Alamat Dasar: 0x0 iii. Ukuran: 0x40000000
c. Klik Tambahkeun pikeun nambahkeun wewengkon memori linker anyar:

Kirim Eupan Balik

Buku Panduan Desain Prosesor Tertanam Nios® V 33

2. Desain System Hardware Prosesor Nios V sareng Quartus Prime Software sareng Desainer Platform
726952 | 2025.07.16

meja 22. Nambahkeun Linker Mémori Region

Léngkah

Reset Véktor

emif_ddr4

kenangan séjén

Tambahkeun Linker Mémori Region anyar disebut reset. Tambahkeun Linker Mémori Region anyar pikeun

· Ngaran Wewengkon: reset

emif_ddr4.

· Ukuran Wewengkon: 0x20

· Ngaran Daérah: emif_ddr4

· Alat Mémori: emif_ddr4

· Ukuran Wewengkon: 0x40000000

· Mémori Offset: 0x0

· Alat Mémori: emif_ddr4

· Mémori Offset: 0x0

Tambahkeun Linker Mémori Region anyar pikeun

sésana emif_ddr4.

· Ngaran Daérah: emif_ddr4

· Ukuran Wewengkon: 0x3fffffe0

· Alat Mémori: emif_ddr4

· Mémori Offset: 0x20

Gambar 21. Wewengkon Linker nalika Nangtukeun Alamat Span Extender (EMIF) salaku Reset Véktor

angka 22. Linker Wewengkon nalika Nangtukeun kenangan séjén salaku Reset Véktor
d. Sakali emif_ddr4 ditambahkeun kana BSP, Anjeun bisa milih eta pikeun sagala Linker Bagéan.
Gambar 23. Ditambahkeun Alamat Span Extender (EMIF) suksés

e. Malire peringatan ngeunaan alat Mémori emif_ddr4 teu katingali dina desain SOPC.
f. Neruskeun Ngahasilkeun BSP.
Inpormasi Patali Perkenalan kana Métode Booting Prosesor Nios V dina kaca 51

Buku Panduan Desain Prosesor Tertanam Nios® V 34

Kirim Eupan Balik

2. Nios V Processor Hardware System Desain kalawan Quartus Perdana Software sarta Desainer Platform 726952 | 2025.07.16
2.3.2. Mémori Non-Volatile
Memori non-volatile nahan eusina nalika kakuatan pareum, janten pilihan anu saé pikeun nyimpen inpormasi anu kedah dipulut ku sistem saatos siklus kakuatan sistem. Memori non-volatile biasana nyimpen kodeu boot prosesor, setélan aplikasi anu terus-terusan, sareng data konfigurasi Altera FPGA. Sanajan memori non-volatile boga advantage of retaining its data when you remove the power, it is much slower compare to volatile memory, and often has more complex writing and erasing procedures. Non-volatile memory is also usually only guaranteed to be erasable a given number of times, after which it may fail.
Examples memori non-volatile ngawengku sakabeh tipe flash, EPROM, sarta EEPROM. Altera nyarankeun Anjeun pikeun nyimpen bitstreams FPGA Altera jeung gambar program Nios V dina memori non-volatile, tur ngagunakeun flash serial salaku alat boot pikeun prosesor Nios V.
Émbaran patali
· Generik Serial Flash Interface Altera FPGA IP Guide pamaké
· Kotak Surat Client Altera FPGA IP Guide Guide · MAX® 10 User Flash Memory Guide: On-Chip Flash Altera FPGA IP Core
2.4. Jam sareng Reset Praktek Pangalusna
Ngartos kumaha jam prosésor Nios V sareng domain reset berinteraksi sareng unggal periferal anu dihubungkeun éta penting. Hiji sistem prosésor Nios V basajan dimimitian ku domain jam tunggal, tur eta bisa meunang pajeulit jeung sistem domain multi-jam nalika domain jam gancang collides jeung domain jam slow. Anjeun kedah perhatikeun sareng ngartos kumaha urutan domain anu béda-béda ieu kaluar tina reset sareng pastikeun teu aya masalah anu halus.
Pikeun prakték pangsaéna, Altera nyarankeun nempatkeun prosésor Nios V sareng mémori boot dina domain jam anu sami. Ulah ngaleupaskeun prosésor Nios V ti reset dina domain jam gancang lamun boot ti memori nu resides dina domain jam pisan slow, nu bisa ngabalukarkeun kasalahan dipulut instruksi. Anjeun panginten peryogi sababaraha sekuen manual saluareun anu disayogikeun ku Desainer Platform sacara standar, sareng ngarencanakeun topologi pelepasan reset sasuai dumasar kana kasus panggunaan anjeun. Upami anjeun hoyong ngareset sistem anjeun saatos muncul sareng dijalankeun sakedap, nerapkeun pertimbangan anu sami pikeun urutan reset sistem sareng sarat initialization post reset.
2.4.1. Sistem JTAG Jam
Nangtukeun konstrain jam dina unggal sistem prosésor Nios V mangrupa tinimbangan desain sistem penting jeung diperlukeun pikeun correctness jeung kabiasaan deterministik. Quartus Prime Timing Analyzer ngalakukeun analisa waktos statik pikeun ngesahkeun kinerja waktos sadaya logika dina desain anjeun nganggo konstrain standar industri, analisa, sareng metodologi ngalaporkeun.
Example 1. Dasar 100 MHz Jam jeung 50/50 Siklus tugas jeung 16 MHz JTAG Jam
#**************************************************************** # Jieun Jam 100MHz #******************************************************************** create_clock -name {clk} -period 10 [get_ports {clk}] #************************ Jieun 16MHz JTAG Jam #************************

Kirim Eupan Balik

Buku Panduan Desain Prosesor Tertanam Nios® V 35

2. Desain System Hardware Prosesor Nios V sareng Quartus Prime Software sareng Desainer Platform
726952 | 2025.07.16
create_clock -name {altera_reserved_tck} -period 62.500 [get_ports {altera_reserved_tck}] set_clock_groups -asynchronous -group [get_clocks {altera_reserved_tck}]
Related Information Quartus Prime Timing Analyzer Cookbook
2.4.2. Reset Interface Request
processor Nios V ngawengku hiji fasilitas pamundut reset pilihan. Fasilitas pamundut reset diwangun ku reset_req na reset_req_ack sinyal.
Pikeun ngaktipkeun pamundut reset dina Desainer Platform: 1. Ngajalankeun Nios V Processor IP Parameter Editor. 2. Dina Pamakéan Reset Request setelan, hurungkeun Tambah Reset Request Interface
pilihan.
angka 24. Aktipkeun Nios V Processor Reset Request
Sinyal reset_req tindakan sapertos interupsi. Lamun anjeun negeskeun reset_req nu, anjeun requesting reset ka inti. Inti ngantosan transaksi beus anu luar biasa pikeun ngarengsekeun operasina. Pikeun example, lamun aya pending urus aksés memori, inti ngantosan respon lengkep. Nya kitu, inti narima sagala réspon instruksi pending tapi teu ngaluarkeun pamundut instruksi sanggeus narima sinyal reset_req.
Operasi reset diwangun ku aliran handap: 1. Ngalengkepan sakabeh operasi pending 2. Siram pipa internal 3. Nyetél Program Counter ka vektor reset 4. Reset inti Sakabeh operasi reset nyokot sababaraha siklus jam. reset_req kudu tetep negeskeun nepi ka reset_req_ack ditegeskeun nunjukkeun operasi reset inti geus hasil réngsé. Gagal pikeun ngalakukeunana nyababkeun kaayaan inti henteu deterministik.

Buku Panduan Desain Prosesor Tertanam Nios® V 36

Kirim Eupan Balik

2. Nios V Processor Hardware System Desain kalawan Quartus Perdana Software sarta Desainer Platform 726952 | 2025.07.16
2.4.2.1. Kasus pamakéan has
· Anjeun tiasa negeskeun sinyal reset_req tina kakuatan-on pikeun nyegah inti prosésor Nios V ngamimitian palaksanaan program ti vektor reset na dugi host FPGA séjén dina sistem initialize memori boot prosésor Nios V. Dina hal ieu, sakabéh subsistem bisa ngalaman reset hardware bersih. Prosesor Nios V dilaksanakeun salamina dina kaayaan pamundut reset dugi ka host FPGA anu sanés ngamimitian mémori boot prosésor.
· Dina sistem dimana anjeun kudu ngareset inti prosésor Nios V tanpa disrupting sesa sistem, Anjeun bisa negeskeun sinyal reset_req pikeun bersih halt operasi ayeuna inti jeung ngabalikan deui processor ti vektor reset sakali sistem ngaleupaskeun sinyal reset_req_ack.
· Host éksternal tiasa nganggo antarmuka pamundut reset pikeun ngagampangkeun palaksanaan tugas-tugas ieu:
- Pareuman program prosésor Nios V ayeuna.
- Muatkeun program anyar kana mémori boot prosésor Nios V.
- Ngidinan prosésor pikeun ngamimitian ngajalankeun program énggal.
Altera nyarankeun Anjeun pikeun nerapkeun mékanisme timeout pikeun monitor kaayaan sinyal reset_req_ack. Lamun inti prosésor Nios V digolongkeun kana kaayaan nungguan taya wates jeung lapak pikeun alesan kanyahoan, teu bisa reset_req_ack negeskeun salamina. Mékanisme timeout ngamungkinkeun anjeun pikeun:
· Nangtukeun période seep recovery sareng laksanakeun pamulihan sistem sareng reset tingkat sistem.
· Laksanakeun reset tingkat hardware.
2.4.3. Reset Release IP
Alat basis SDM Altera ngagunakeun paralel, arsitéktur dumasar-sektor anu ngadistribusikaeun logika lawon inti dina sababaraha séktor. Altera nyarankeun anjeun nganggo Reset Release Altera FPGA IP salaku salah sahiji input awal pikeun sirkuit reset. Alat dumasar Intel® SDM ngawengku Stratix® 10, jeung alat AgilexTM. Alat dumasar blok-kontrol teu kapangaruhan ku sarat ieu.
Émbaran patali
AN 891: Ngagunakeun Reset Release Altera FPGA IP
2.5. Netepkeun Agen Default
Desainer Platform ngamungkinkeun anjeun pikeun nangtukeun agén standar anu bertindak salaku agén standar réspon kasalahan. Agén standar anu anjeun tunjuk nyayogikeun jasa réspon kasalahan pikeun host anu nyobian aksés anu henteu didekodekeun kana peta alamat.
Skenario di handap ieu memicu kajadian anu henteu dikodekeun:
· Pelanggaran kaayaan kaamanan transaksi beus
· Aksés transaksi ka daérah mémori anu teu ditangtukeun
· Acara iwal jeung sajabana.

Kirim Eupan Balik

Buku Panduan Desain Prosesor Tertanam Nios® V 37

2. Desain System Hardware Prosesor Nios V sareng Quartus Prime Software sareng Desainer Platform
726952 | 2025.07.16

A agén standar kudu ditugaskeun pikeun nanganan acara sapertos, dimana urus undefined ieu rerouted ka agén standar sarta salajengna ngabales prosésor Nios V kalawan respon kasalahan.
Émbaran patali
· Pituduh Pamaké Quartus Prime Pro Edition: Desainer Platform. Nangtukeun Agen Default
· Pituduh Pamaké Quartus Prime Pro Edition: Desainer Platform. Kasalahan Tanggapan Budak Altera FPGA IP
· Github - Komponén Reset Suplemén pikeun Qsys

2.6. Netepkeun Agen UART pikeun Percetakan
Percetakan mangpaat pikeun debugging aplikasi software, kitu ogé pikeun ngawas status sistem Anjeun. Altera nyarankeun nyitak inpormasi dasar sapertos pesen ngamimitian, pesen kasalahan, sareng kamajuan palaksanaan aplikasi parangkat lunak.
Hindarkeun ngagunakeun printf () fungsi perpustakaan dina kaayaan di handap ieu: · Printf () perpustakaan ngabalukarkeun aplikasi pikeun lapak lamun euweuh host anu maca kaluaran.
Ieu lumaku pikeun JTAG UART wungkul. · Perpustakaan printf () meakeun jumlah badag memori program.

2.6.1. Nyegah Stalls ku JTAG UART

Tabél 23. Bédana antara UART Tradisional sareng JTAG UART

UART Tipe Tradisional UART

Katerangan
Transmits data serial paduli naha hiji host éksternal dengekeun. Mun euweuh host maca data serial, data leungit.

JTAG UART

Nulis data dikirimkeun ka panyangga kaluaran sarta ngandelkeun hiji host éksternal maca ti panyangga pikeun ngosongkeun eta.

The JTAG Supir UART ngantosan nalika panyangga kaluaran pinuh. The JTAG Supir UART ngantosan host éksternal maca tina panyangga kaluaran sateuacan nyerat langkung ngirim data. Prosés ieu nyegah leungitna pangiriman data.
Nanging, nalika sistem debugging henteu diperyogikeun, sapertos nalika produksi, sistem anu dipasang dipasang tanpa PC host anu nyambung ka J.TAG UART. Upami sistem dipilih JTAG UART salaku agén UART, éta bisa ngabalukarkeun sistem stalling sabab euweuh host éksternal disambungkeun.
Pikeun nyegah stalling ku JTAG UART, nerapkeun pilihan ieu:

Buku Panduan Desain Prosesor Tertanam Nios® V 38

Kirim Eupan Balik

2. Desain System Hardware Prosesor Nios V sareng Quartus Prime Software sareng Desainer Platform
726952 | 2025.07.16

Tabél 24. Pencegahan Stalling ku JTAG UART

Pilihan
Taya panganteur UART jeung supir hadir
Paké panganteur UART sejen tur supir
Ngajaga JTAG Antarbeungeut UART (tanpa supir)

Salila Pangwangunan Hardware (dina Desainer Platform)

Salila Pangwangunan Parangkat Lunak (dina Editor Paket Rojongan Dewan)

Leupaskeun JTAG UART tina sistem

Konpigurasikeun hal.stdin, hal.stdout na hal.stderr salaku Euweuh.

Gantina JTAG UART kalawan lemes séjén Konpigurasikeun hal.stdin, hal.stdout na hal.stderr

UART IP

kalawan séjén UART IP lemes.

Ngajaga JTAG UART dina sistem

· Konpigurasikeun hal.stdin, hal.stdout na hal.stderr salaku Euweuh dina Board Rojongan Paket Editor.
· Nonaktipkeun JTAG Supir UART dina tab Supir BSP.

2.7. JTAG Sinyal
Modul debug prosésor Nios V ngagunakeun JTAG panganteur pikeun software ELF download sarta software debugging. Nalika anjeun debug desain anjeun sareng JTAG panganteur, JTAG sinyal TCK, TMS, TDI, sarta TDO dilaksanakeun salaku bagian tina rarancang. Nangtukeun JTAG konstrain sinyal dina unggal sistem prosésor Nios V mangrupa tinimbangan desain sistem penting jeung diperlukeun pikeun correctness jeung kabiasaan deterministik.
Altera nyarankeun yén frékuénsi jam sistem desain naon waé sahenteuna opat kali JTAG frékuénsi jam pikeun mastikeun yén on-chip instrumentation (OCI) fungsi inti bener.
Inpormasi Patali · Buku masak Quartus® Prime Timing Analyzer: JTAG Sinyal
Kanggo inpo nu langkung lengkep ihwal JTAG tungtunan konstrain timing. · KDB: Naha niosv-download gagal sareng prosésor Nios® V/m non-pipelined di
JTAG frékuénsi 24MHz atawa 16Mhz?
2.8. Ngaoptimalkeun Performance System Desainer Platform
Platform Designer nyayogikeun alat pikeun ngaoptimalkeun kinerja interkonéksi sistem pikeun desain Altera FPGA.

Kirim Eupan Balik

Buku Panduan Desain Prosesor Tertanam Nios® V 39

2. Desain System Hardware Prosesor Nios V sareng Quartus Prime Software sareng Desainer Platform
726952 | 2025.07.16
Gambar 25. Optimasi Examples

Mantanample ditémbongkeun dina gambar nunjukkeun léngkah di handap ieu:
1. Nambahkeun Pipeline Bridge pikeun alleviate jalur kritis ku nempatkeun eta: a. Antara Pangurus Instruksi jeung agén-agénna b. Antara Manajer Data jeung agén na
2. Larapkeun True Dual port On-Chip RAM, kalayan masing-masing port khusus pikeun Manajer Instruksi sareng Manajer Data masing-masing

Buku Panduan Desain Prosesor Tertanam Nios® V 40

Kirim Eupan Balik

2. Nios V Processor Hardware System Desain kalawan Quartus Perdana Software sarta Desainer Platform 726952 | 2025.07.16
Tingali kana tautan anu aya di handap ieu di handap, anu nampilkeun téknik pikeun ngamangpaatkeun alat-alat anu sayogi sareng trade-off unggal palaksanaan.
Émbaran nu patali · Quartus® Prime Pro Edition Guide pamaké: Platform Designer
Tingal topik Optimizing Platform Designer System Performance kanggo inpormasi lengkep. · Quartus® Prime Standard Edition Pituduh Pamaké: Platform Designer Tingal topik Optimizing Platform Designer System Performance kanggo inpormasi lengkep.

Kirim Eupan Balik

Buku Panduan Desain Prosesor Tertanam Nios® V 41

726952 | 2025.07.16 Kirim Eupan Balik

3. Desain System Software Prosesor V Nios
Bab ieu ngajelaskeun aliran ngembangkeun software prosésor Nios V sarta parabot software nu bisa Anjeun pake dina ngamekarkeun sistem desain embedded Anjeun. Eusi ngawula salaku hiji leuwihview sateuacan ngembangkeun sistem software processor Nios V.
angka 26. Aliran Desain Software
Mimitian

Ngahasilkeun BSP dina Desainer Platform Ngagunakeun Editor BSP

Ngahasilkeun BSP Ngagunakeun Nios V Komando Shell
Ngahasilkeun Aplikasi CMake Build File Ngagunakeun Nios V Komando Shell

Catetan:

Impor BSP sareng Aplikasi CMake Build File
Ngawangun Aplikasi Prosesor Nios V nganggo
RiscFree IDE pikeun Intel FPGA

Ngawangun aplikasi Nios V Processor ngagunakeun sagala
Pangropéa kode sumber garis paréntah, CMake, sareng Jieun
paréntah
Tungtung

Altera nyarankeun yén anjeun nganggo kit pamekaran Altera FPGA atanapi papan prototipe khusus pikeun pamekaran software sareng debugging. Seueur périferal sareng fitur tingkat sistem ngan sayogi nalika parangkat lunak anjeun dijalankeun dina papan anu saleresna.

© Altera Corporation. Altera, logo Altera, logo `a', jeung tanda Altera sejenna mangrupakeun mérek dagang ti Altera Corporation. Altera ngagaduhan hak pikeun ngarobih produk sareng jasa iraha waé tanpa aya bewara. Altera henteu nanggung tanggung jawab atanapi tanggung jawab anu timbul tina aplikasi atanapi pamakean inpormasi, produk, atanapi jasa anu dijelaskeun di dieu iwal sakumaha anu dinyatakeun sacara tinulis ku Altera. Konsumén Altera disarankan pikeun ménta versi panganyarna tina spésifikasi alat sateuacan ngandelkeun inpormasi anu diterbitkeun sareng sateuacan nempatkeun pesenan produk atanapi jasa. *Ngaran sareng merek sanésna tiasa diklaim salaku hak milik batur.

3. Desain System Software Prosesor V Nios 726952 | 2025.07.16
3.1. Aliran Pangwangunan Software Prosesor Nios V
3.1.1. Board Rojongan Paket Project
Hiji proyék Nios V Board Rojongan Paket (BSP) mangrupakeun perpustakaan husus ngandung kode rojongan sistem-spésifik. A BSP nyadiakeun lingkungan runtime software ngaropéa pikeun hiji prosésor dina sistem hardware processor Nios V.
software Quartus Perdana nyadiakeun Nios V Board Rojongan Paket Editor sarta parabot utiliti niosv-bsp pikeun ngaropéa setélan nu ngadalikeun paripolah BSP.
BSP ngandung unsur-unsur ieu: · Lapisan abstraksi hardware · Panggerak alat · Paket software opsional · Sistem operasi real-time pilihan
3.1.2. Proyék Aplikasi
Proyék aplikasi Nios VC / C ++ gaduh fitur di handap ieu: · Diwangun ku kumpulan kode sumber sareng CMakeLists.txt.
- The CMakeLists.txt compiles kodeu sumber jeung numbu ka BSP sarta hiji atawa leuwih perpustakaan pilihan, nyieun hiji .elf. file
· Salah sahiji sumber files ngandung fungsi utama (). · Ngawengku kode anu nelepon fungsi di perpustakaan jeung BSPs.
Altera nyadiakeun alat utilitas niosv-aplikasi dina parabot utilitas software Quartus Prime pikeun nyieun Aplikasi CMakeLists.txt, sarta RiscFree IDE pikeun Altera FPGAs pikeun ngaropea kodeu sumber dina lingkungan basis Eclipse.
3.2. Altera FPGA Embedded Development Pakakas
Prosesor Nios V ngadukung alat-alat di handap ieu pikeun pamekaran parangkat lunak: · Antarmuka Pamaké Grafis (GUI) – Alat pamekaran grafis anu sayogi di
duanana Windows* jeung Linux* Sistem Operasi (OS). - Nios V Board Rojongan Paket Editor (Nios V BSP Editor) - Ashling RiscFree IDE pikeun Altera FPGAs · Komando-Line Parabot (CLI) - parabot Pangwangunan nu ngagagas ti Nios V Komando Shell. Unggal alat nyadiakeun dokuméntasi sorangan dina bentuk pitulung diaksés tina garis paréntah. Buka Nios V Command Shell sareng ketik paréntah di handap ieu: – mantuan view menu Pitulung. — Parabot Utilitas Nios V — File Parabot Konversi Format - Parabot Utiliti lianna

Kirim Eupan Balik

Buku Panduan Desain Prosesor Tertanam Nios® V 43

3. Desain System Software Prosesor V Nios 726952 | 2025.07.16

meja 25. GUI Pakakas jeung Komando-garis Pakakas Tugas Ringkesan

tugas

Alat GUI

Paréntah-garis Alat

Nyieun BSP

Nios V BSP Editor

· Dina software Quartus Prime Pro Edition: niosv-bsp -c -s=<.qsys file> -t= [PILIHAN] setélan.bsp
· Dina software Quartus Prime Standard Edition: niosv-bsp -c -s=<.sopcinfo file> -t= [PILIHAN] setélan.bsp

Ngahasilkeun BSP ngagunakeun .bsp aya file
Ngamutahirkeun hiji BSP

Nios V BSP Editor Nios V BSP Editor

niosv-bsp -g [OPTIONS] settings.bsp niosv-bsp -u [OPTIONS] settings.bsp

Ngariksa BSP

Nios V BSP Editor

niosv-bsp -q -E= [PILIHAN] setélan.bsp

Nyieun hiji aplikasi

–

niosv-aplikasi -a = -b= -s= files diréktori> [PILIHAN]

Nyieun perpustakaan pamaké

–

niosv-aplikasi -l= -s= files diréktori> -p = [PILIHAN]

Ngaropea hiji aplikasi Ngarobah perpustakaan pamaké Ngawangun hiji aplikasi

RiscFree IDE pikeun Altera FPGAs
RiscFree IDE pikeun Altera FPGAs
RiscFree IDE pikeun Altera FPGAs

Sakur éditor sumber garis paréntah
Sakur éditor sumber garis paréntah
· nyieun · nyieun

Ngawangun perpustakaan pamaké

RiscFree IDE pikeun Altera FPGAs

· nyieun · nyieun

Ngundeur aplikasi ELF
Ngarobah .elf file

RiscFree IDE pikeun Altera FPGAs
–

niosv-download
· elf2flash · elf2hex

Émbaran patali
Ashling RiscFree Integrated Development Lingkungan (IDE) pikeun Altera FPGAs Guide pamaké

3.2.1. Nios V Processor Board Rojongan Paket Editor
Anjeun tiasa nganggo prosésor Nios V BSP Editor pikeun ngalaksanakeun tugas-tugas di handap ieu: · Jieun atanapi ngarobih proyék BSP prosésor Nios V · Édit setélan, daérah linker, sareng pemetaan bagian · Pilih bungkusan parangkat lunak sareng supir alat.
Kamampuhan Editor BSP kalebet kamampuan utilitas niosv-bsp. Sakur proyék anu didamel dina Editor BSP ogé tiasa didamel nganggo utilitas garis paréntah.

Buku Panduan Desain Prosesor Tertanam Nios® V 44

Kirim Eupan Balik

3. Desain System Software Prosesor V Nios 726952 | 2025.07.16

Catetan:

Pikeun software Quartus Prime Standard Edition, tingal AN 980: Nios V Processor Quartus Prime Software Rojongan pikeun léngkah-léngkah pikeun ngalamar GUI Editor BSP.

Pikeun ngaluncurkeun Editor BSP, tuturkeun léngkah-léngkah ieu: 1. Buka Platform Designer, teras arahkeun ka File ménu.
a. Pikeun muka setélan BSP aya file, klik Buka… b. Pikeun nyieun BSP anyar, klik BSP Anyar... 2. Pilih tab Editor BSP jeung nyadiakeun rinci luyu.

Gambar 27. Jalankeun Editor BSP

Émbaran patali AN 980: Nios V Processor Quartus Perdana Software Rojongan
3.2.2. RiscFree IDE pikeun Altera FPGAs
IDE RiscFree pikeun Altera FPGAs mangrupikeun IDE berbasis Eclipse pikeun prosésor Nios V. Altera nyarankeun yén anjeun ngembangkeun software prosésor Nios V dina IDE ieu kusabab alesan ieu: · Fitur anu dikembangkeun sareng diverifikasi janten cocog sareng Nios V.
prosésor ngawangun aliran. · Dilengkepan sadaya ranté alat anu diperyogikeun sareng alat anu ngadukung anu ngamungkinkeun anjeun
pikeun gampang ngamimitian ngembangkeun prosésor Nios V.
Émbaran patali Ashling RiscFree Integrated Development Lingkungan (IDE) pikeun Altera FPGAs Guide pamaké
3.2.3. Nios V Utiliti Pakakas
Anjeun tiasa nyiptakeun, ngarobih, sareng ngawangun program Nios V kalayan paréntah diketik dina garis paréntah atanapi dipasang dina naskah. Parabot paréntah-garis Nios V dijelaskeun dina bagian ieu aya dina /niosv/bin diréktori.

Kirim Eupan Balik

Buku Panduan Desain Prosesor Tertanam Nios® V 45

3. Desain System Software Prosesor V Nios 726952 | 2025.07.16

meja 26. Nios V Utiliti Pakakas

Parabot Paréntah-Line

Ringkesan

niosv-app niosv-bsp niosv-download niosv-shell niosv-stack-report

Pikeun ngahasilkeun sareng ngonpigurasikeun proyék aplikasi.
Pikeun nyieun atawa ngapdet setelan BSP file jeung nyieun BSP files. Pikeun ngundeur ELF file kana prosésor Nios® V.
Pikeun muka Nios V Komando Shell. Pikeun nginpokeun ka anjeun ngeunaan spasi memori kénca-leuwih sadia pikeun aplikasi Anjeun .elf pikeun pamakéan tumpukan atawa tumpukan.

3.2.4. File Parabot Konversi Format

File konversi format kadang diperlukeun nalika ngalirkeun data ti hiji utilitas ka nu sejen. The file parabot konversi format aya dina
diréktori instalasi software> / niosv / diréktori bin.

Tabél 27. File Parabot Konversi Format

Paréntah-Line Parabot elf2flash elf2hex

Ringkesan Pikeun narjamahkeun .elf file ka format .srec pikeun programming memori flash. Pikeun narjamahkeun .elf file ka format .hex pikeun initialization memori.

3.2.5. Parabot Utiliti séjén

Anjeun panginten peryogi alat paréntah-garis ieu nalika ngawangun sistem dumasar kana prosésor Nios V. Alat-garis paréntah ieu disayogikeun ku Intel dina /quartus/bin atawa kaala ti
parabot open-source.

meja 28. Parabot Paréntah-Line séjén

Parabot Paréntah-Line

Tipe

Ringkesan

jalant-terminal

Intel-disadiakeun

Pikeun monitor stdout na stderr, sarta nyadiakeun input ka processor Nios® V
subsistem ngaliwatan stdin. Alat ieu ngan manglaku ka JTAG UART IP lamun disambungkeun ka processor Nios® V.

openocd

Intel-disadiakeun Pikeun ngaéksekusi OpenOCD.

openocd-cfg-gen

Intel-disadiakeun · Pikeun ngahasilkeun konfigurasi OpenOCD file. · Pikeun mintonkeun JTAG indéks alat ranté.

Buku Panduan Desain Prosesor Tertanam Nios® V 46

Kirim Eupan Balik

726952 | 2025.07.16 Kirim Eupan Balik
4. Konfigurasi Prosesor Nios V sarta Solusi Booting
Anjeun tiasa ngonpigurasikeun prosésor Nios V pikeun boot jeung ngaéksekusi software ti lokasi memori béda. Mémori boot nyaéta Quad Serial Peripheral Interface (QSPI) flash, On-Chip Memory (OCRAM), atanapi Tightly Coupled Memory (TCM).
Inpormasi Patali · Kaayaan Pemicu Daya-Up dina kaca 193 · Pemicu Daya-Up
Kanggo inpo nu langkung lengkep ihwal pemicu kakuatan-up.
4.1. Bubuka
Prosesor Nios V ngarojong dua jenis prosés boot: · Ngaéksekusi-di-Tempat (XIP) ngagunakeun alt_load () fungsi · Program disalin ka RAM maké boot copier. Pangwangunan program anu diselapkeun Nios V dumasar kana lapisan abstraksi hardware (HAL). HAL nyadiakeun program boot loader leutik (ogé katelah boot copier) nu nyalin bagian linker relevan tina mémori boot ka lokasi waktu ngajalankeun maranéhanana dina waktu boot. Anjeun tiasa nangtukeun program jeung memori data ngajalankeun waktu lokasi ku manipulasi setelan Board Rojongan Paket (BSP) Editor. bagian ieu ngajelaskeun: · Nios V processor boot copier nu boot sistem prosésor Nios V anjeun nurutkeun
Pilihan mémori boot · Pilihan booting prosésor Nios V sareng aliran umum · Solusi program Nios V pikeun mémori boot anu dipilih
4.2. Ngahubungkeun Aplikasi
Lamun anjeun ngahasilkeun proyék processor Nios V, BSP Editor ngahasilkeun dua linker patali files: · linker.x: Paréntah linker file yén aplikasi nu dihasilkeun urang makefile kagunaan
pikeun nyieun binér .elf file. · linker.h: Ngandung informasi ngeunaan perenah memori linker. Sadaya modifikasi setting linker anu anjeun lakukeun pikeun proyék BSP mangaruhan eusi dua linker ieu files. Unggal aplikasi prosésor Nios V ngandung bagian linker ieu:
© Altera Corporation. Altera, logo Altera, logo `a', jeung tanda Altera sejenna mangrupakeun mérek dagang ti Altera Corporation. Altera ngagaduhan hak pikeun ngarobih produk sareng jasa iraha waé tanpa aya bewara. Altera henteu nanggung tanggung jawab atanapi tanggung jawab anu timbul tina aplikasi atanapi pamakean inpormasi, produk, atanapi jasa anu dijelaskeun di dieu iwal sakumaha anu dinyatakeun sacara tinulis ku Altera. Konsumén Altera disarankan pikeun ménta versi panganyarna tina spésifikasi alat sateuacan ngandelkeun inpormasi anu diterbitkeun sareng sateuacan nempatkeun pesenan produk atanapi jasa. *Ngaran sareng merek sanésna tiasa diklaim salaku hak milik batur.

4. Konfigurasi prosésor Nios V sarta Booting Leyuran 726952 | 2025.07.16

meja 29. Linker Bagéan

.teks

Bagian Linker

.rodata

.rwdata

.bss

.numpuk

.tumpukan

Katerangan Kode Executable. Sakur data baca wungkul anu digunakeun dina palaksanaan program. Nyimpen data baca-tulis anu digunakeun dina palaksanaan program. Ngandung data statik uninitialized. Ngandung mémori anu dialokasikeun sacara dinamis. Nyimpen parameter panggero-fungsi sareng data samentawis anu sanés.

Anjeun tiasa nambahkeun bagian linker tambahan pikeun .elf file pikeun nahan kode sareng data khusus. Bagian linker ieu disimpen dina wewengkon memori ngaranna, diartikeun pakait sareng alat memori fisik jeung alamat. Sacara standar, BSP Editor otomatis ngahasilkeun bagian linker ieu. Najan kitu, anjeun bisa ngadalikeun bagian linker pikeun aplikasi nu tangtu.

4.2.1. Panyambung Paripolah
Bagian ieu ngajelaskeun kabiasaan linking standar Editor BSP jeung kumaha carana ngadalikeun kabiasaan linking.

4.2.1.1. Panyambung BSP standar
Salila konfigurasi BSP, alat-alat ngalakukeun léngkah-léngkah ieu sacara otomatis:
1. Napelkeun ngaran wewengkon memori: Napelkeun ngaran ka unggal alat memori sistem tur nambahkeun unggal ngaran pikeun linker file salaku wewengkon memori.
2. Manggihan memori panggedena: Identipikasi wewengkon memori baca-jeung-tulis pangbadagna di linker nu file.
3. Napelkeun bagian linker: Nempatkeun bagian linker standar (. téks, .rodata, .rwdata, .bss, .numpuk, jeung .tumpukan) di wewengkon memori dicirikeun dina hambalan saméméhna.
4. Tulis files: Tulis linker.x na linker.h files.
Ilaharna, skéma alokasi bagian linker jalan salila prosés ngembangkeun software sabab aplikasi dijamin fungsi lamun mémori cukup badag.
Aturan pikeun kabiasaan linking standar dikandung dina Aksara Tcl Altera-generate bsp-set-defaults.tcl jeung bsp-linker-utils.tcl kapanggih dina /niosv/scripts/bsp-defaults diréktori. Paréntah niosv-bsp invokes Aksara ieu. Ulah ngarobah skrip ieu langsung.

Buku Panduan Desain Prosesor Tertanam Nios® V 48

Kirim Eupan Balik

4. Konfigurasi prosésor Nios V sarta Booting Leyuran 726952 | 2025.07.16

4.2.1.2. Configurable BSP Linking
Anjeun tiasa ngatur kabiasaan ngaitkeun standar dina tab Linker Script Editor BSP. Manipulasi skrip linker nganggo metodeu di handap ieu: · Tambahkeun wewengkon memori: Peta ngaran wewengkon memori ka alat memori fisik. · Tambahkeun pemetaan bagian: Peta ngaran bagian ka wewengkon memori. BSP
Editor ngidinan Anjeun pikeun view peta memori saméméh jeung sanggeus nyieun parobahan.

4.3. Métode Booting Prosesor Nios V

Aya sababaraha cara pikeun ngamimitian prosésor Nios V dina alat Altera FPGA. Métode pikeun ngamimitian prosésor Nios V rupa-rupa dumasar kana pilihan mémori flash sareng kulawarga alat.

meja 30. Dirojong Kenangan Flash kalawan Pilihan Boot Masing-masing

Dirojong Boot Kenangan

Paranti

On-Chip Flash (pikeun konfigurasi internal)

Max 10 alat wungkul (kalayan On-Chip Flash IP)

Tujuan Umum QSPI Flash (pikeun data pamaké wungkul)

Sadaya alat FPGA anu dirojong (kalayan Generic Serial Flash Interface FPGA IP)

Konfigurasi QSPI Flash (pikeun konfigurasi Serial Aktif)

Kontrol dumasar-block
alat (kalayan Generic
Serial Flash Interface Intel FPGA IP)(2)

Métode Booting Prosesor Nios V

Lokasi Runtime Aplikasi

Boot Copier

aplikasi prosésor Nios V executein-tempat ti On-Chip Flash

On-Chip Flash (XIP) + OCRAM/ External RAM (pikeun bagian data nu bisa ditulis)

alt_load () fungsi

Aplikasi prosésor Nios V disalin ti On-Chip Flash ka RAM nganggo boot copier

OCRAM / RAM éksternal

Ngagunakeun deui Bootloader via GSFI

aplikasi prosésor Nios V executein-tempat ti tujuan umum QSPI flash

Tujuan umum QSPI flash (XIP) + OCRAM/ RAM éksternal (pikeun bagian data nu bisa ditulis)

alt_load () fungsi

Aplikasi prosésor Nios V disalin tina flash QSPI tujuan umum ka RAM nganggo boot copier

OCRAM / RAM éksternal

Bootloader via GSFI

aplikasi prosésor Nios V executein-tempat ti konfigurasi QSPI flash

Konfigurasi QSPI flash (XIP) + OCRAM/ RAM éksternal (pikeun bagian data nu bisa ditulis)

alt_load () fungsi

Aplikasi prosésor Nios V disalin ti konfigurasi QSPI flash ka RAM maké boot copier

OCRAM / External RAM Bootloader via GSFI dituluykeun…

(2) Tingal AN 980: Nios V Processor Quartus Prime Software Rojongan pikeun daptar alat.

Kirim Eupan Balik

Buku Panduan Desain Prosesor Tertanam Nios® V 49

4. Konfigurasi prosésor Nios V sarta Booting Leyuran 726952 | 2025.07.16

Dirojong Boot Kenangan
Memori On-chip (OCRAM) Memori Gandeng Kedap (TCM)

Paranti
Alat basis SDM (kalayan Kotak Surat klien Intel FPGA IP). (2)
Sadaya alat Altera FPGA anu dirojong (2)
Sadaya alat Altera FPGA anu dirojong (2)

Métode Booting Prosesor Nios V
Aplikasi prosésor Nios V disalin ti konfigurasi QSPI flash ka RAM maké boot copier
aplikasi prosésor Nios V executein-tempat ti OCRAM
aplikasi prosésor Nios V executein-tempat ti TCM

Lokasi Runtime Aplikasi

Boot Copier

OCRAM / External RAM Bootloader via SDM

OCRAM

alt_load () fungsi

Instruksi TCM (XIP) Euweuh + Data TCM (pikeun bagian data nu bisa ditulis)

angka 28. Nios V Processor Boot Aliran

Reset

Prosesor luncat pikeun ngareset vektor (kode boot ngamimitian)

Kode aplikasi tiasa ditiron ka lokasi mémori anu sanés (gumantung kana pilihan boot)
Kodeu boot initializes processor

Gumantung kana pilihan boot, kodeu boot tiasa nyalin nilai awal data/kode kana rohangan mémori anu sanés (alt_load)
Kode boot initializes kode aplikasi tur spasi memori data
Kodeu boot ngamimitian sadaya périferal sistem sareng supir HAL (alt_main)
Éntri ka utama
Émbaran nu patali · Generik Serial Flash Interface Altera FPGA IP Guide pamaké
Buku Panduan Desain Prosesor Tertanam Nios® V 50

Kirim Eupan Balik

4. Konfigurasi prosésor Nios V sarta Booting Leyuran 726952 | 2025.07.16
· Kotak Surat Client Altera FPGA IP Pituduh Pamaké · AN 980: Nios V Processor Quartus Prime Software Support
4.4. Bubuka pikeun Métode Booting Prosesor Nios V
Sistem prosésor Nios V ngabutuhkeun gambar parangkat lunak pikeun dikonpigurasikeun dina mémori sistem sateuacan prosésor tiasa ngamimitian ngaéksekusi program aplikasi. Tingal Bagian Linker pikeun bagian linker standar.
Editor BSP ngahasilkeun skrip linker anu ngalaksanakeun pungsi di handap ieu: · Mastikeun yén software prosésor disambungkeun luyu jeung setélan linker.
ti redaktur BSP jeung nangtukeun dimana software resides dina mémori. · Posisi wewengkon kode processor dina komponén memori nurutkeun kana
komponén memori ditugaskeun.
Bagian handap sakeudeung ngajelaskeun métode booting prosésor Nios V sadia.
4.4.1. Aplikasi Prosesor Nios V Execute-In-Place tina Boot Flash
Altera ngararancang pengendali lampu kilat supados rohangan alamat flash boot langsung tiasa diaksés ku prosésor Nios V nalika ngareset sistem, tanpa kedah ngamimitian pangontrol mémori atanapi alat mémori. Ieu ngamungkinkeun prosésor Nios V ngajalankeun kode aplikasi anu disimpen dina alat boot langsung tanpa nganggo boot copier pikeun nyalin kodeu ka jinis mémori anu sanés. Controllers lampu kilat nyaéta: · On-Chip Flash jeung On-Chip Flash IP (ngan dina alat MAX® 10) · Tujuan umum QSPI flash jeung Generic Serial Flash Interface IP · Konfigurasi QSPI flash jeung Generic Serial Flash Interface IP (iwal MAX 10
alat)
Nalika aplikasi prosésor Nios V ngaéksekusi-di-tempat ti boot flash, BSP Editor ngalaksanakeun fungsi handap: · Nyetél bagian linker .text ka wewengkon memori boot flash. · Nyetél bagian .bss,.rodata, .rwdata, .stack jeung .heap linker ka RAM
wewengkon memori. Anjeun kudu ngaktipkeun fungsi alt_load () dina Setélan BSP pikeun nyalin bagian data (.rodata, .rwdata,, .pangecualian) kana RAM kana sistem reset. Bagian kode (.teks) tetep di wewengkon memori flash boot.
Inpormasi Patali · Generik Serial Flash Interface Altera FPGA IP Guide Guide · Altera MAX 10 User Flash Memory Guide
4.4.1.1. alt_load()
Anjeun tiasa ngaktipkeun fungsi alt_load () dina kode HAL ngagunakeun BSP Editor.
Nalika dianggo dina aliran boot execute-in-place, fungsi alt_load () ngalaksanakeun tugas di handap ieu:

Kirim Eupan Balik

Buku Panduan Desain Prosesor Tertanam Nios® V 51

4. Konfigurasi prosésor Nios V sarta Booting Leyuran 726952 | 2025.07.16

· Beroperasi salaku mini boot copier anu nyalin bagian mémori ka RAM dumasar kana setélan BSP.
· Nyalin bagian data (.rodata, .rwdata, .pangecualian) kana RAM tapi teu bagian kode (.teks).Bagian kode (.teks) bagian mangrupakeun bagian baca wungkul tur tetep di wewengkon booting flash memori. Partisi ieu ngabantosan ngaminimalkeun pamakean RAM tapi tiasa ngabatesan kinerja palaksanaan kode sabab aksés ka mémori lampu kilat langkung laun tibatan aksés ka RAM on-chip.

Tabel di handap ieu daptar setélan sareng pungsi Editor BSP:

meja 31. BSP Editor Setélan
Setelan Editor BSP hal.linker.enable_alt_load hal.linker.enable_alt_load_copy_rodata hal.linker.enable_alt_load_copy_rwdata hal.linker.enable_alt_load_copy_exceptions

Fungsi Aktipkeun alt_load () fungsi. alt_load () salinan .rodata bagian ka RAM. alt_load () salinan .rwdata bagian ka RAM. alt_load () salinan .exceptions bagian ka RAM.

4.4.2. Aplikasi Prosesor Nios V Disalin tina Boot Flash ka RAM Ngagunakeun Boot Copier
Prosesor Nios V sareng HAL kalebet mesin fotokopi boot anu nyayogikeun fungsionalitas anu cukup pikeun kalolobaan aplikasi prosésor Nios V sareng gampang diimplementasikeun sareng aliran pangembangan software Nios V.
Nalika aplikasi ngagunakeun copier boot, susunan sakabeh bagian linker (.text, .heap,.rwdata,.rodata,.bss,.stack) ka RAM internal atawa éksternal. Ngagunakeun boot copier pikeun nyalin aplikasi prosésor Nios V ti flash boot ka RAM internal atanapi éksternal pikeun palaksanaan mantuan pikeun ngaronjatkeun kinerja palaksanaan.
Pikeun pilihan boot ieu, prosésor Nios V mimiti ngajalankeun software boot copier kana sistem reset. Parangkat lunak nyalin aplikasi tina flash boot ka RAM internal atanapi éksternal. Sakali prosés geus réngsé, prosésor Nios V mindahkeun kontrol program kana aplikasi.

Catetan:

Mun copier boot aya dina lampu kilat, fungsi alt_load () teu perlu disebut sabab duanana ngawula tujuan anu sarua.

4.4.2.1. Nios V Processor Bootloader via Generik Serial Flash Interface
Bootloader via GSFI nyaéta boot copier prosésor Nios V anu ngadukung mémori flash QSPI dina alat dumasar-block kontrol. Bootloader via GSFI kalebet fitur ieu:
· Locates aplikasi software dina mémori non-volatile.
· Buka bungkus sareng salin gambar aplikasi parangkat lunak ka RAM.
· Ngalihkeun palaksanaan prosésor sacara otomatis kana kode aplikasi dina RAM saatos salinan réngsé.

Buku Panduan Desain Prosesor Tertanam Nios® V 52

Kirim Eupan Balik

4. Konfigurasi prosésor Nios V sarta Booting Leyuran 726952 | 2025.07.16

Gambar boot lokasina langsung saatos copier boot. Anjeun kudu mastikeun yén prosésor Nios V reset titik offset ka mimiti copier boot. Gambar: Peta Mémori pikeun QSPI Flash kalawan Bootloader via peta memori GSFI pikeun QSPI Flash kalawan Bootloader via GSFI nembongkeun peta memori flash pikeun QSPI flash lamun maké copier boot. Peta memori ieu nganggap memori flash nyimpen gambar FPGA jeung software aplikasi.

meja 32. Bootloader via GSFI pikeun Nios V Processor Core

Inti Prosesor Nios V
prosésor Nios V / m

Bootloader via GSFI File Lokasi
/niosv/komponén/bootloader/niosv_m_bootloader.srec

prosésor Nios V / g

/niosv/komponén/bootloader/niosv_g_bootloader.srec

angka 29. Peta memori pikeun QSPI Flash kalawan Bootloader via GSFI

Data Pelanggan (*.hex)

Kode Aplikasi

Catetan:

Reset Véktor Offset

Boot Copier

0x01E00000

Gambar FPGA (*.sof)

0x00000000

1. Dina mimiti peta memori nyaéta gambar FPGA dituturkeun ku data anjeun, nu diwangun ku boot copier jeung kode aplikasi.
2. Anjeun kudu ngeset prosésor Nios V reset offset dina Desainer Platform jeung nunjuk ka mimiti copier boot.
3. Ukuran gambar FPGA nyaeta unknown.You ngan bisa nyaho ukuran pasti sanggeus kompilasi proyék Quartus Prime. Anjeun kudu nangtukeun wates luhur pikeun ukuran gambar Altera FPGA. Pikeun example, lamun ukuran gambar FPGA diperkirakeun kirang ti 0x01E00000, Nyetél Reset offset ka 0x01E00000 di Platform desainer, nu oge mimiti boot copier.
4. Prakték design alus diwangun ku netepkeun offset vektor reset dina wates sector flash pikeun mastikeun euweuh mupus parsial gambar FPGA lumangsung bisi aplikasi software ieu diropéa.

Kirim Eupan Balik

Buku Panduan Desain Prosesor Tertanam Nios® V 53

4. Konfigurasi prosésor Nios V sarta Booting Leyuran 726952 | 2025.07.16

4.4.2.2. Bootloader Prosesor Nios V via Manajer Alat Aman
Bootloader via Secure Device Manager (SDM) mangrupikeun kode aplikasi HAL anu ngagunakeun supir Mailbox Client Altera FPGA IP HAL pikeun booting prosésor. Altera nyarankeun aplikasi bootloader ieu nalika nganggo konfigurasi QSPI flash dina alat basis SDM pikeun boot prosésor Nios V.
Saatos reset sistem, prosésor Nios V mimiti boot Bootloader via SDM tina mémori on-chip leutik sareng ngajalankeun Bootloader via SDM pikeun komunikasi sareng konfigurasi QSPI flash nganggo Mailbox Client IP.
Bootloader via SDM ngalaksanakeun tugas di handap ieu: · Locates software Nios V dina konfigurasi QSPI flash. · Nyalin software Nios V kana RAM on-chip atawa RAM éksternal. · Ngalihkeun palaksanaan prosésor kana software Nios V dina RAM on-chip atawa
RAM éksternal.
Sakali prosésna réngsé, Bootloader via SDM mindahkeun kontrol program kana aplikasi pangguna. Altera nyarankeun organisasi memori sakumaha outlined dina Organisasi Mémori pikeun Bootloader via SDM.
angka 30. Bootloader via SDM Prosés Aliran

Konfigurasi

Kilat

Software Nios V

SDM

Alat FPGA Berbasis SDM

IP Klién Kotak Surat

FPGA Logika Nios V

4 RAM éksternal
Software Nios V

On-Chip 4

EMIF

Ram

Dina-Chip Mémori

Nios V

Parangkat lunak

Bootloader via SDM

1. processor Nios V ngajalankeun Bootloader via SDM ti memori on-chip.
2. Bootloader via SDM komunikasi jeung flash konfigurasi sarta locates software Nios V.
3. Bootloader via SDM nyalin software Nios V tina Konfigurasi Flash kana on-chip RAM / RAM éksternal.
4. Bootloader via SDM pindah palaksanaan prosésor Nios V ka software Nios V dina RAM on-chip / RAM éksternal.

4.4.3. Aplikasi Prosesor Nios V Execute-In-Place ti OCRAM
Dina metoda ieu, alamat reset prosésor Nios V disetel ka alamat dasar memori on-chip (OCRAM). Binér aplikasi (.hex) file dimuat kana OCRAM nalika FPGA ieu ngonpigurasi, sanggeus desain hardware anu disusun dina software Quartus Perdana. Sakali prosésor Nios V resets, aplikasi dimimitian executing sarta cabang ka titik Éntri.

Buku Panduan Desain Prosesor Tertanam Nios® V 54

Kirim Eupan Balik

4. Konfigurasi prosésor Nios V sarta Booting Leyuran 726952 | 2025.07.16

Catetan:

· Ngaéksekusi-In-Tempat ti OCRAM teu merlukeun boot copier sabab aplikasi prosésor Nios V geus aya dina reset sistem.
· Altera nyarankeun sangkan alt_load () pikeun metoda booting ieu supados software embedded behaves idéntik nalika reset tanpa reconfiguring gambar alat FPGA.
· Anjeun kudu ngaktipkeun fungsi alt_load () dina Setélan BSP pikeun nyalin bagian .rwdata kana sistem reset. Dina metoda ieu, nilai awal pikeun variabel initialized disimpen misah ti variabel pakait pikeun nyegah overwriting on palaksanaan program.

4.4.4. Aplikasi Prosesor Nios V Ngaéksekusi-Di-Tempat ti TCM
Metodeu execute-in-place netepkeun alamat reset prosésor Nios V ka alamat dasar tina mémori gandeng pageuh (TCM). Binér aplikasi (.hex) file dimuat kana TCM mun anjeun ngonpigurasikeun FPGA sanggeus anjeun compile rarancang hardware dina software Quartus Prime. Sakali prosésor Nios V resets, aplikasi dimimitian executing sarta cabang ka titik Éntri.

Catetan:

Execute-In-Place ti TCM henteu meryogikeun boot copier sabab aplikasi prosésor Nios V parantos aya dina sistem reset.

4.5. Prosesor Nios V Booting tina On-Chip Flash (UFM)

Prosesor Nios V booting sareng ngaéksekusi parangkat lunak tina on-chip flash (UFM) sayogi dina MAX 10 alat FPGA. Prosesor Nios V ngadukung dua pilihan boot di handap ieu nganggo On-Chip Flash dina modeu Konfigurasi Internal:
· Aplikasi prosésor Nios V ngajalankeun di-tempat ti On-Chip Flash.
· Aplikasi prosésor Nios V disalin ti On-Chip Flash ka RAM nganggo boot copier.

meja 33. Dirojong Kenangan Flash kalawan Pilihan Boot masing-masing

Dirojong Boot Kenangan

Métode Booting Nios V

Lokasi Runtime Aplikasi

Boot Copier

MAX 10 alat wungkul (kalayan OnChip Flash IP)

aplikasi prosésor Nios V executein-tempat ti On-Chip Flash
Aplikasi prosésor Nios V disalin ti On-Chip Flash ka RAM nganggo boot copier

On-Chip Flash (XIP) + OCRAM/ External RAM (pikeun bagian data nu bisa ditulis)

alt_load () fungsi

OCRAM / RAM éksternal

Ngagunakeun deui Bootloader via GSFI

Kirim Eupan Balik

Buku Panduan Desain Prosesor Tertanam Nios® V 55

4. Konfigurasi prosésor Nios V sarta Booting Leyuran 726952 | 2025.07.16

Gambar 31.

Desain, Konfigurasi, sareng Aliran Booting
Desain · Jieun proyék dumasar Nios V Processor anjeun ngagunakeun Platform Designer. · Pastikeun yén aya RAM éksternal atanapi on-chip RAM dina rarancang sistem.

FPGA Konfigurasi sarta Kompilasi
· Setel mode konfigurasi internal anu sami dina On-chip Flash IP dina Platform Designer sareng software Quartus Prime. · Atur agén ulang prosésor Nios V kana On-chip Flash. · Pilih metode inisialisasi UFM anu dipikahoyong. · Ngahasilkeun desain anjeun dina Desainer Platform. · Kompilkeun proyék anjeun dina parangkat lunak Quartus Prime.

Proyék BSP Aplikasi pamaké · Jieun prosésor Nios V HAL BSP dumasar kana .sopcinfo file dijieun ku Platform Designer. · Édit setélan BSP prosésor Nios V sareng Linker Script dina BSP Editor. · Ngahasilkeun proyék BSP.
Proyék Aplikasi Aplikasi Pamaké · Ngembangkeun kode aplikasi prosésor Nios V. · Kompilasi aplikasi prosésor Nios V sareng ngahasilkeun aplikasi prosésor Nios V (.hex) file. · Kompilasi deui proyék anjeun dina parangkat lunak Quartus Prime upami anjeun pariksa pilihan eusi mémori Initialize dina Intel FPGA On-Chip Flash IP.

Pemrograman Files Konversi, Ngundeur tur ngajalankeun · Ngahasilkeun Dina-Chip Flash .pof file ngagunakeun Convert Programming Files fitur dina software Quartus Prime.
· Program .pof file kana alat MAX 10 Anjeun. · Power cycle hardware Anjeun.
4.5.1. MAX 10 FPGA On-Chip Flash Katerangan
Alat FPGA MAX 10 ngandung lampu kilat on-chip anu dibagi jadi dua bagian: · Configuration Flash Memory (CFM) — nyimpen data konfigurasi hardware pikeun
MAX 10 FPGAs. · Pamaké Flash Memory (UFM) — nyimpen data pamaké atawa aplikasi software.
Arsitéktur UFM tina alat MAX 10 mangrupikeun kombinasi IP lemes sareng teuas. Anjeun ngan ukur tiasa ngaksés UFM nganggo On-Chip Flash IP Core dina parangkat lunak Quartus Prime.
Inti On-chip Flash IP ngadukung fitur-fitur ieu: · Maca atanapi nyerat aksés kana séktor UFM sareng CFM (upami diaktipkeun dina Desainer Platform)
ngagunakeun data Avalon MM sarta panganteur budak kontrol. · Ngarojong mupus halaman, mupus sektor sareng nyerat sektor. · Modél simulasi pikeun UFM maca / nulis aksés ngagunakeun rupa parabot simulasi EDA.

Buku Panduan Desain Prosesor Tertanam Nios® V 56

Kirim Eupan Balik

4. Konfigurasi prosésor Nios V sarta Booting Leyuran 726952 | 2025.07.16

meja 34. Dina-chip Flash Wewengkon di MAX 10 Alat FPGA

Wewengkon Flash

Fungsionalitas

Konfigurasi Flash Mémori (séktor CFM0-2)

Konfigurasi FPGA file neundeun

Mémori Flash Pamaké (séktor UFM0-1)

Aplikasi prosésor Nios V sareng data pangguna

Alat MAX 10 FPGA ngadukung sababaraha modeu konfigurasi sareng sababaraha modeu ieu ngamungkinkeun CFM1 sareng CFM2 dianggo salaku daérah UFM tambahan. Tabel di handap ieu nunjukkeun lokasi neundeun gambar konfigurasi FPGA dumasar kana modeu konfigurasi MAX 10 FPGA.

meja 35. Lokasi Panyimpenan Gambar Konfigurasi FPGA

Konfigurasi Mode Gambar dikomprés Dual

CFM2 Dikomprés Gambar 2

CFM1

CFM0 Dikomprés Gambar 1

Gambar tunggal anu teu dikomprés

Virtual UFM

Gambar teu dikomprés

Gambar tunggal anu teu dikomprés sareng Inisialisasi Mémori

Gambar anu teu dikomprés (kalayan eusi mémori on-chip anu tos diinisialisasi)

Gambar anu dikomprés tunggal sareng Inisialisasi Mémori Gambar anu dikomprés (kalayan eusi mémori on-chip anu tos diinisialisasi)

Gambar dikomprés tunggal

Virtual UFM

Gambar dikomprés

Anjeun kudu make On-chip Flash IP inti pikeun aksés ka memori flash dina MAX 10 FPGAs. Anjeun tiasa instantiate sareng nyambungkeun On-chip Flash IP kana parangkat lunak Quartus Prime. Prosesor inti lemes Nios V ngagunakeun Interkonéksi Desainer Platform pikeun komunikasi sareng On-chip Flash IP.
angka 32. Sambungan antara On-chip Flash IP na Nios V Processor

Catetan:

Pastikeun port csr Flash On-chip disambungkeun ka data_manager processor Nios V pikeun ngaktipkeun processor ngadalikeun nulis jeung mupus operasi.
Inti On-chip Flash IP tiasa masihan aksés ka lima séktor lampu kilat - UFM0, UFM1, CFM0, CFM1, sareng CFM2.
Inpo penting ngeunaan UFM na CFM séktor .: · séktor CFM dimaksudkeun pikeun konfigurasi (bitstream) data (* .pof) gudang.
· Data pamaké bisa disimpen dina séktor UFM sarta bisa disumputkeun, lamun setelan nu bener dipilih dina alat Desainer Platform.
· Alat nu tangtu teu boga séktor UFM1. Anjeun tiasa ningali tabel: UFM sareng CFM Séktor Ukuran pikeun séktor anu sayogi dina unggal alat MAX 10 FPGA individu.

Kirim Eupan Balik

Buku Panduan Desain Prosesor Tertanam Nios® V 57

4. Konfigurasi prosésor Nios V sarta Booting Leyuran 726952 | 2025.07.16

· Anjeun tiasa ngonpigurasikeun CFM2 salaku UFM virtual ku milih modeu konfigurasi Gambar Uncompressed Tunggal.
· Anjeun tiasa ngonpigurasikeun CFM2 sareng CFM1 salaku UFM virtual ku milih modeu konfigurasi Gambar Uncompressed Tunggal.
· Ukuran unggal séktor béda-béda sareng MAX 10 alat FPGA anu dipilih.

Tabél 36.

Ukuran Séktor UFM sareng CFM
tabél ieu mangrupa daptar diménsi UFM na CFM arrays.

Paranti

Kaca per Séktor

UFM1 UFM0 CFM2 CFM1 CFM0

Ukuran Halaman (Kbit)

Pamaké maksimum
Ukuran Mémori Flash (Kbit) (3)

Ukuran Mémori Konfigurasi Total (Kbit)

10M02 3

34 16

544

10M04 0

41 29 70 16

1248

2240

10M08 8

41 29 70 16

1376

2240

10M16 4

38 28 66 32

2368

4224

10M25 4

52 40 92 32

3200

5888

10M40 4

48 36 84 64

5888

10752

10M50 4

48 36 84 64

5888

10752

Ukuran OCRAM (Kbit)
108 189 378 549 675 1260 1638

Inpormasi Patali · Pituduh Pamaké Konfigurasi FPGA MAX 10 · Pituduh Pamaké Mémori Flash Altera MAX 10

4.5.2. Aplikasi Prosesor Nios V Execute-In-Place ti UFM

The Execute-In-Place tina solusi UFM cocog pikeun aplikasi prosésor Nios V anu merlukeun pamakean memori on-chip kawates. Fungsi alt_load () ngoperasikeun salaku mini boot copier nu nyalin bagian data (.rodata, .rwdata, atawa .pangecualian) ti mémori boot ka RAM dumasar kana setélan BSP. Bagian kode (.text),
nu bagian dibaca wungkul, tetep dina MAX 10 Dina-chip Flash wewengkon memori. Setelan ieu ngaminimalkeun pamakean RAM tapi tiasa ngabatesan kinerja palaksanaan kode sabab aksés ka mémori lampu kilat langkung laun tibatan RAM on-chip.

Aplikasi prosésor Nios V diprogram kana séktor UFM. Vektor ulang prosésor Nios V nunjuk ka alamat dasar UFM pikeun ngaéksekusi kodeu ti UFM sanggeus sistem resets.

Upami anjeun nganggo debugger tingkat sumber pikeun nga-debug aplikasi anjeun, anjeun kedah nganggo titik putus hardware. Ieu kusabab UFM teu ngarojong aksés memori acak, nu dipikabutuh pikeun breakpoint lemes debugging.

Catetan:

Anjeun teu bisa mupus atawa nulis UFM bari ngajalankeun eksekusi-di-tempat di MAX 10. Pindah ka boot copier pendekatan lamun kudu mupus atawa nulis UFM.

(3) Nilai maksimum mungkin, nu gumantung kana modeu konfigurasi nu Anjeun pilih.

Buku Panduan Desain Prosesor Tertanam Nios® V 58

Kirim Eupan Balik

4. Konfigurasi prosésor Nios V sarta Booting Leyuran 726952 | 2025.07.16

angka 33. Nios V Processor Aplikasi XIP ti UFM

Max 10 Alat

.POF
Nios V Hardware .SOF
Nios V Software .HEX

Quartus Programmer

Dina-Chip Flash

CFM

Hardware Nios V

UFM

Software Nios V

Konfigurasi internal

Dina-Chip Flash IP

FPGA Logika
Prosesor Nios V

Dina-Chip RAM

Jaba

Ram

EMIF

4.5.2.1. Aliran Desain Hardware
Bagéan di handap ieu ngajelaskeun léngkah-léngkah pikeun ngawangun sistem bootable pikeun aplikasi prosésor Nios V ti On-Chip Flash. Mantanample handap ieu diwangun ngagunakeun MAX 10 alat.
Setélan komponén IP
1. Jieun proyék prosésor Nios V anjeun ngagunakeun Quartus Perdana sarta Desainer Platform. 2. Pastikeun RAM éksternal atanapi On-Chip Mémori (OCRAM) ditambahkeun kana Platform Anjeun
Sistem desainer.

Kirim Eupan Balik

Buku Panduan Desain Prosesor Tertanam Nios® V 59

4. Konfigurasi prosésor Nios V sarta Booting Leyuran 726952 | 2025.07.16
Gambar 34. KelampSambungan IP dina Desainer Platform pikeun Booting Nios V tina OnChip Flash (UFM)

3. Dina redaktur parameter On-Chip Flash IP, setel Mode Konfigurasi ka salah sahiji di handap ieu, nurutkeun kahoyong desain anjeun: · Gambar Uncompressed Tunggal · Gambar Dikomprés Tunggal · Gambar Uncompressed Tunggal jeung Initialization Mémori · Gambar dikomprés Tunggal jeung Initialization Mémori
Kanggo inpo nu langkung lengkep ihwal Gambar Dikomprés Ganda, tingal Panungtun Pamaké Konfigurasi FPGA MAX 10 - Ngaronjatkeun Sistem Jauh.

Catetan:

Anjeun kedah masihan Aksés Hidden ka unggal daérah CFM dina IP Flash On-Chip.

Gambar 35. Pamilihan Mode Konfigurasi dina On-Chip Flash Parameter Editor

Setélan IP Flash On-Chip - Inisialisasi UFM Anjeun tiasa milih salah sahiji metodeu ieu dumasar kana kahoyong anjeun:

Buku Panduan Desain Prosesor Tertanam Nios® V 60

Kirim Eupan Balik

4. Konfigurasi prosésor Nios V sarta Booting Leyuran 726952 | 2025.07.16

Catetan:

Léngkah-léngkah dina subbab saterusna (Alur Desain Parangkat Lunak sareng Pemrograman) gumantung kana pilihan anu anjeun lakukeun di dieu.

· Métode 1: Initialize data UFM dina SOF salila kompilasi
Quartus Prime ngawengku data initialization UFM dina SOF salila kompilasi. SOF recompilation diperlukeun lamun aya parobahan dina data UFM.
1. Cék Initialize eusi lampu kilat jeung Aktipkeun non-standar initialization file.

Gambar 36. Initialize Eusi Flash tur Aktipkeun Non-standar Initialization File

2. Sebutkeun jalur anu dihasilkeun .hex file (tina paréntah elf2hex) dina pamaké dijieun hex atanapi mif file.
Gambar 37. Nambahan .hex File jalur

· Métode 2: Ngagabungkeun data UFM jeung SOF disusun salila generasi POF
Data UFM digabungkeun sareng SOF anu disusun nalika ngarobih program files. Anjeun teu perlu recompile SOF, sanajan data UFM robah. Salila ngembangkeun, anjeun teu kudu recompile SOF files pikeun parobahan dina aplikasi. Alterarecommends metoda ieu pikeun pamekar aplikasi.
1. Pupus centang Initialize flash content..
Gambar 38. Initialize Flash Eusi kalawan Non-standar Initialization File

Reset Setélan Agen pikeun Nios V Processor Execute-In-Tempat Métode
1. Dina redaktur parameter processor Nios V, Nyetél Agen Reset ka On-Chip Flash.
Gambar 39. Setélan Éditor Parameter Prosesor Nios V sareng Agen Reset Setel ka Kilat On-Chip

2. Klik Generate HDL nalika kotak dialog Generation nembongan. 3. Sebutkeun kaluaran file pilihan generasi teras klik Generate.

Kirim Eupan Balik

Buku Panduan Desain Prosesor Tertanam Nios® V 61

4. Konfigurasi prosésor Nios V sarta Booting Leyuran 726952 | 2025.07.16
Setélan Parangkat Lunak Quartus Prime 1. Dina parangkat lunak Quartus Prime, klik Alat Alat Tugas sareng Pin
Konfigurasi Pilihan. Setel modeu Konfigurasi nurutkeun setelan dina On-Chip Flash IP. angka 40. Pamilihan Mode Konfigurasi di Quartus Prime Software

2. Klik OKE pikeun kaluar tina jandela Device and Pin Options,
3. Klik OKE pikeun kaluar jandela Alat.
4. Klik Processing Mimitian Kompilasi pikeun compile proyék anjeun sarta ngahasilkeun .sof file.

Catetan:

Upami setélan modeu konfigurasi dina parangkat lunak Quartus Prime sareng pangropéa parameter Platform Designer béda, proyék Quartus Prime gagal kalayan pesen kasalahan di handap ieu.

Gambar 41.

Kasalahan Pesen pikeun Béda Konfigurasi Mode Setélan Kasalahan (14740): Konfigurasi mode on atom "q_sys: q_sys_inst | altera_onchip_flash: onchip_flash_1 | altera_onchip_flash_block: altera_onchip_flash_block | ufm_block "teu cocog setelan proyék. Apdet sarta regenerate sistem Qsys pikeun cocog setelan proyék.

Émbaran patali MAX 10 FPGA Konfigurasi Guide pamaké

4.5.2.2. Aliran Desain Software
Bagian ieu nyayogikeun aliran desain pikeun ngahasilkeun sareng ngawangun proyék parangkat lunak prosésor Nios V. Pikeun mastikeun aliran ngawangun streamlined, Anjeun didorong nyieun tangkal diréktori sarupa dina proyék desain Anjeun. Aliran desain software di handap ieu dumasar kana tangkal diréktori ieu.
Pikeun nyieun tangkal diréktori proyék parangkat lunak, tuturkeun léngkah-léngkah ieu: 1. Dina polder proyék desain anjeun, jieun polder anu disebut parangkat lunak. 2. Dina folder software, nyieun dua folder disebut hal_app jeung hal_bsp.
Gambar 42. Tangkal Diréktori Project Software

Buku Panduan Desain Prosesor Tertanam Nios® V 62

Kirim Eupan Balik

4. Konfigurasi prosésor Nios V sarta Booting Leyuran 726952 | 2025.07.16
Nyieun Proyék Aplikasi BSP
Pikeun ngajalankeun Editor BSP, tuturkeun léngkah ieu: 1. Lebetkeun Nios V Command Shell. 2. Nelepon Editor BSP kalayan paréntah niosv-bsp-editor. 3. Dina Editor BSP, klik File BSP anyar pikeun ngamimitian proyék BSP anjeun. 4. Konpigurasikeun setelan ieu:
· Émbaran SOPC File nami: Nyadiakeun SOPCINFO file (.sopcinfo). · Ngaran CPU: Pilih prosésor Nios V. · Sistem operasi: Pilih sistem operasi prosésor Nios V. · Vérsi: Ninggalkeun salaku standar. · Diréktori target BSP: Pilih jalur diréktori proyék BSP. Anjeun tiasa
tos disetel ka /software/hal_bsp ku ngaktipkeun Paké lokasi standar. · Setélan BSP File nami: Ketik nami Setélan BSP File. · Aksara Tcl tambahan: Nyadiakeun skrip BSP Tcl ku cara ngaktipkeun Aktipkeun Aksara Tcl Tambahan. 5. Klik OK.
Gambar 43. Konpigurasikeun BSP Anyar

Ngonpigurasikeun Editor BSP sareng Ngahasilkeun Proyék BSP
Anjeun tiasa nangtukeun véktor pangecualian prosesor boh dina On-Chip Memory (OCRAM) atanapi On-Chip Flash dumasar kana kahoyong desain anjeun. Nyetél mémori vektor iwal mun OCRAM / RAM éksternal disarankeun pikeun ngaganggu processing gancang. 1. Pindah ka Setélan Utama Advanced hal.linker. 2. Lamun anjeun milih On-Chip Flash salaku véktor pangecualian,
a. Aktipkeun setelan ieu:

Kirim Eupan Balik

Buku Panduan Desain Prosesor Tertanam Nios® V 63

4. Konfigurasi prosésor Nios V sarta Booting Leyuran 726952 | 2025.07.16
· allow_code_at_reset · enable_alt_load · enable_alt_load_copy_rodata · enable_alt_load_copy_rwdata Gambar 44. Advanced.hal.linker Settings

b. Klik tab Linker Script dina Editor BSP. c. Setel wewengkon .exceptions jeung .text dina Ngaran Bagian Linker ka
Dina-Chip Flash. d. Setel sesa wilayah dina daptar Linker Section Name ka On-Chip
Memori (OCRAM) atanapi RAM éksternal.
Gambar 45. Setélan Wewengkon Linker (Memori Véktor Pangecualian: Flash On-Chip)

3. Lamun anjeun milih OCRAM / RAM éksternal salaku vektor iwal, a. Aktipkeun setelan ieu: · allow_code_at_reset · enable_alt_load · enable_alt_load_copy_rodata · enable_alt_load_copy_rwdata · enable_alt_load_copy_exception
Angka 46. Setélan Wewengkon Linker (Memori Véktor Pangecualian: OCRAM / RAM éksternal)

b. Klik tab Linker Script dina Editor BSP.
c. Setel wewengkon the.text dina Ngaran Bagian Linker ka On-Chip Flash.
d. Setel sesa wewengkon dina daptar Linker Section Name ka On-Chip Memory (OCRAM) atawa RAM éksternal.

Buku Panduan Desain Prosesor Tertanam Nios® V 64

Kirim Eupan Balik

4. Konfigurasi prosésor Nios V sarta Booting Leyuran 726952 | 2025.07.16
Gambar 47. Setélan Wewengkon Linker (Memori Véktor Pangecualian: OCRAM)
4. Klik Generate pikeun ngahasilkeun proyék BSP. Ngahasilkeun Proyék Aplikasi Pamaké File 1. Arahkeun ka folder software / hal_app tur jieun sumber aplikasi Anjeun
kodeu. 2. Ngajalankeun Nios V Komando Shell. 3. Jalankeun paréntah di handap pikeun ngahasilkeun aplikasi CMakeLists.txt.
niosv-app –app-dir=software/hal_app –bsp-dir=software/hal_bsp –srcs=software/hal_app/
Ngawangun Proyék Aplikasi Pamaké Anjeun tiasa milih ngawangun proyék aplikasi pangguna nganggo Ashling RiscFree IDE pikeun Altera FPGA atanapi ngalangkungan antarmuka garis paréntah (CLI). Upami anjeun resep nganggo CLI, anjeun tiasa ngawangun aplikasi pangguna nganggo paréntah di handap ieu: cmake -G "Unix Makefiles” -B software/hal_app/build -S software/hal_app make -C software/hal_app/build
Aplikasi (.elf) file dijieun dina software / hal_app / ngawangun folder. Ngahasilkeun HEX File Anjeun kudu ngahasilkeun .hex file ti aplikasi Anjeun .elf file, sangkan anjeun bisa nyieun hiji .pof file cocog pikeun program alat. 1. Ngajalankeun Nios V Komando Shell. 2. Pikeun aplikasi prosésor Nios V boot ti On-Chip Flash, make handap
garis paréntah pikeun ngarobah ELF ka HEX pikeun aplikasi Anjeun. Paréntah ieu nyiptakeun aplikasi pangguna (onchip_flash.hex) file. software elf2hex/hal_app/build/ .elf -o onchip_flash.hex
-b -w 8 -e 3. Recompile rarancang hardware lamun mariksa Initialize pilihan eusi mémori dina On-Chip Flash IP (Metoda 1). Ieu ngawengku data software (.HEX) dina SOF file.

Kirim Eupan Balik

Buku Panduan Desain Prosesor Tertanam Nios® V 65

4. Konfigurasi prosésor Nios V sarta Booting Leyuran 726952 | 2025.07.16
4.5.2.3. Programming 1. Dina Quartus Prime, klik File Ngarobah Programming Files. 2. Dina programming Kaluaran file, pilih Programmer Object File (.pof) sakumaha Programming file ngetik. 3. Atur Mode ka Konfigurasi internal.
angka 48. Convert Programming File Setélan
4. Klik Options/Boot info…, jandela MAX 10 Device Options nembongan. 5. Dumasar setelan eusi flash Initialize dina Dina-chip Flash IP, ngalakukeun
salah sahiji léngkah ieu: · Lamun Initialize flash eusi dipariksa (Metode 1), data inisialisasi UFM
ieu kaasup kana SOF salila kompilasi Quartus Prime. — Pilih Page_0 pikeun sumber UFM: pilihan. Pencét OK sareng teraskeun kana
Teras. Gambar 49. Nyetél Page_0 pikeun Sumber UFM lamun Initialize Flash Eusi dipariksa

Buku Panduan Desain Prosesor Tertanam Nios® V 66

Kirim Eupan Balik

4. Konfigurasi prosésor Nios V sarta Booting Leyuran 726952 | 2025.07.16
· Lamun Initialize flash eusi teu dipariksa (Metoda 2), pilih Muat memori file pikeun pilihan sumber UFM. Kotektak on-chip Flash HEX dihasilkeun file (onchip_flash.hex) dina File jalur: tur klik OK. Lengkah ieu nambihan data UFM nyalira ka SOF file salila programming nu file konvérsi.
angka 50. Setélan Beban Mémori File pikeun Sumber UFM lamun Initialize Flash Eusi teu dipariksa

6. Dina Convert Programming File kotak dialog, dina Input files pikeun ngarobah bagian, klik Tambahkeun File… sarta nunjuk ka dihasilkeun Quartus Prime .sof file.
Gambar 51. Input Files pikeun Convert di Convert Programming Files pikeun Mode Gambar Tunggal

7. Klik ngahasilkeun pikeun nyieun .pof file. 8. Program éta .pof file kana alat MAX 10 Anjeun. 9. Power siklus hardware Anjeun.

4.5.3. Aplikasi Prosesor Nios V Disalin ti UFM ka RAM nganggo Boot Copier

Altera nyarankeun solusi ieu pikeun MAX 10 FPGA Nios V desain sistem prosésor dimana sababaraha iterasi tina ngembangkeun software aplikasi tur kinerja sistem tinggi diperlukeun. The boot copier lokasina dina UFM dina offset nu alamatna sarua jeung vektor reset. Aplikasi Nios V ayana di gigireun boot copier.

Pikeun pilihan boot ieu, prosésor Nios V mimiti ngaéksekusi boot copier kana sistem reset pikeun nyalin aplikasi ti séktor UFM ka OCRAM atanapi RAM éksternal. Saatos salinan réngsé, prosésor Nios V mindahkeun kontrol program kana aplikasi.

Catetan:

Copier boot anu diterapkeun sami sareng Bootloader via GSFI.

Kirim Eupan Balik

Buku Panduan Desain Prosesor Tertanam Nios® V 67

4. Konfigurasi prosésor Nios V sarta Booting Leyuran 726952 | 2025.07.16

angka 52. Aplikasi Nios V Disalin ti UFM ka RAM maké Boot Copier

Max 10 Alat

.POF
Nios V Hardware .SOF
Nios V Software .HEX
Bootloader .SREC

Quartus Programmer

RAM éksternal
Software Nios V

Dina-Chip Flash

CFM

Nios V Hardwa

Dokumén / Sumberdaya

Nios V Embedded Processor

User Guide · Nios V, Nios V-m, Nios V-g, Nios V-c, Nios V Embedded Processor, Nios V, Embedded Processor, Processor

Rujukan

Manual pamakémanual.tools

Published: September 6, 2025

Diropéa: 9 Séptémber 2025

altera Nios V Embedded Processor Guide pamaké

altera Nios V Embedded Processor

spésifikasi

Desain System Hardware Prosesor V Nios

Desain System Software Prosesor V Nios

Konfigurasi Prosesor Nios V sareng Solusi Booting

Dokumén / Sumberdaya

Rujukan

Tanya patarosan

Topik patali

altera Nios V Embedded Processor

spésifikasi

Desain System Hardware Prosesor V Nios

Desain System Software Prosesor V Nios

Konfigurasi Prosesor Nios V sareng Solusi Booting

Dokumén / Sumberdaya

Rujukan

Tanya patarosan

Tanya patarosan Cancel question

Topik patali

Panganyarna ALTERA Manual